使用FPGA設(shè)計數(shù)字跑表的方案和測試結(jié)果說明

　　本文詳細介紹了數(shù)字秒表的設(shè)計指標(biāo)，設(shè)計思路，設(shè)計方案，系統(tǒng)電路設(shè)計，系統(tǒng)單元模塊設(shè)計，系統(tǒng)硬件實現(xiàn)與測試的結(jié)果。

　　科技高度發(fā)展的今天， 集成電路和計算機應(yīng)用得到了高速發(fā)展。尤其是計算機應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計算機電路組成，如：手機、mp3等。而且將來的不久他們的身影將會更頻繁的出現(xiàn)在我們身邊。各種家用電器多會實現(xiàn)微電腦技術(shù)。電腦各部分在工作時多是一時間為基準(zhǔn)的。本文就是基于計算機電路的時鐘脈沖信號、狀態(tài)控制等原理設(shè)計出的數(shù)字秒表。秒表在很多領(lǐng)域充當(dāng)一個重要的角色。在各種比賽中對秒表的精確度要求很高，尤其是一些科學(xué)實驗。他們對時間精確度達到了幾納秒級別。

　　本項目的任務(wù)是掌握使用VHDL語言的設(shè)計思想；熟悉ise 軟件的使用；了解XILINX 學(xué)生EDA實驗板。了解 EDA 技術(shù)，對計算機系統(tǒng)中時鐘控制系統(tǒng)進一步了解，掌握狀態(tài)機工作原理，同時了解計算機時鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計算機組成與結(jié)構(gòu)課程理論知識時。通過對數(shù)字秒表的設(shè)計， 進行理論與實際的結(jié)合，提高與計算機有關(guān)設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的能力。通過課程設(shè)計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術(shù)， 達到課程設(shè)計的目標(biāo)。

　　VHDL 的設(shè)計流程主要包括以下幾個步驟：

　　1. 文本編輯：用任何文本編輯器都可以進行， 也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd 文件

　　2. 功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確。

　　3. 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進行綜合， 即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成.edf 或.edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。

　　4. 布局布線：將.edf 文件調(diào)入PLD 廠家提供的軟件中進行布線，即把設(shè)分秒0.01 秒計好的邏輯安放PLD/FPGA 內(nèi)。

　　5. 時序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。

　　6. 器件編程。