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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA視頻教程之時(shí)序分析基礎(chǔ)的詳細(xì)資料說(shuō)明

      FPGA視頻教程之時(shí)序分析基礎(chǔ)的詳細(xì)資料說(shuō)明

      2019-03-05 | rar | 0.00 MB | 次下載 | 免費(fèi)

      資料介紹

      　　第二階段是一種功能強(qiáng)大的再分配式計(jì)時(shí)，它使用標(biāo)準(zhǔn)約束、分析和報(bào)告方法對(duì)您設(shè)計(jì)中的所有邏輯進(jìn)行計(jì)時(shí)。在您設(shè)計(jì)的所有定時(shí)路徑中，使用II級(jí)時(shí)序的GUI或命令行界面對(duì)所有時(shí)序路徑進(jìn)行重新劃分、分析和報(bào)告結(jié)果。在運(yùn)行II級(jí)非標(biāo)準(zhǔn)時(shí)序之前，您必須指定描述時(shí)鐘特性、定時(shí)異常、以及相應(yīng)的到達(dá)和時(shí)間的約束條件。您可以使用GUI或命令（命令），以高級(jí)設(shè)計(jì)約束（UnitedDesignContractions，簡(jiǎn)稱DesignConstraits，簡(jiǎn)稱二是再接邏輯的再分配，以滿足要求。

      　　在時(shí)序分析過(guò)程中，第二階段對(duì)設(shè)計(jì)中的路徑進(jìn)行了分析，對(duì)各路徑上的傳播延遲進(jìn)行了分析，檢查了各路徑上的傳播延遲，并在控制臺(tái)窗格中的報(bào)告中以松弛的形式對(duì)時(shí)序結(jié)果進(jìn)行了檢測(cè)。如果再轉(zhuǎn)制時(shí)機(jī)報(bào)告違章行為，則可以自定義報(bào)告查看精確的計(jì)時(shí)特定路徑，然后再對(duì)這些路徑進(jìn)行修正。設(shè)計(jì)是無(wú)時(shí)序沖突的，您可以確信邏輯符合目標(biāo)設(shè)備的意圖。這是一個(gè)完整的靜態(tài)時(shí)序分析工具，您可以使用標(biāo)記工具對(duì)產(chǎn)品進(jìn)行再加工和再加工。

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