如何使用FPGA設(shè)計高速實時數(shù)據(jù)采集存儲系統(tǒng)的資料概述

　　設(shè)計了以FPGA器件XCSVIXS0為核心處理芯片的高速數(shù)據(jù)采集存儲系統(tǒng)。在XCSVLXS0內(nèi)部實現(xiàn)的高速狀態(tài)機和相位延遲時鐘作用下，采用4片高速A／D器件流水工作來提高數(shù)據(jù)采集速度。同時在XCSVLXS0內(nèi)實現(xiàn)的FLASHMEMORY控制器的作用下，實現(xiàn)了數(shù)據(jù)在存儲器陣列的高速存儲，數(shù)據(jù)采集系統(tǒng)可實現(xiàn)百兆以上速度的實時采集存儲。

　　在傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)中，A／D的控制和數(shù)據(jù)的轉(zhuǎn)存均通過CPU或者MCU來完成。在這種方式下，將A／D轉(zhuǎn)換的結(jié)果讀人，然后再轉(zhuǎn)存到片外的存儲器中，這一過程至少需要4個機器周期。即使對于ARM芯核的單片機（CPU采用流水線結(jié)構(gòu)，1個機器周期占1個CLK），使用33 MHz的晶振，它的最高轉(zhuǎn)存數(shù)據(jù)速度也只達到8 Mbit／s．在高速采樣系統(tǒng)中，這種方式一方面占用太多CPU資源，另外也遠遠不能滿足高速采樣的速度要求。同時，在數(shù)據(jù)采集系統(tǒng)的前端數(shù)字信號處理（DSP）中，如FFr、FIR、IIR濾波等，以往一般都是利用DSP內(nèi)部的硬件乘法器加軟件控制來實現(xiàn)。DSP的工作方式是通過內(nèi)部的CPU逐條執(zhí)行軟件指令來完成各種運算和邏輯功能的，在排隊式串行指令執(zhí)行方式下，工作速度和效率也將降低。為了提高數(shù)字信號處理速度，現(xiàn)在一些實現(xiàn)專用算法的DSP模塊和通信接口也由FPGA或者CPLD實現(xiàn)?；谏鲜鲈?，設(shè)計了以Viaex一5系列的XCSVIXS0為核心處理芯片的多路數(shù)據(jù)采集系統(tǒng)，它以硬件電路方式來提高速度。