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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Xilinx的EAPR局部重構(gòu)流程與基于FPGA動態(tài)局部可重構(gòu)實現(xiàn)方法

      Xilinx的EAPR局部重構(gòu)流程與基于FPGA動態(tài)局部可重構(gòu)實現(xiàn)方法

      2017-10-18 | rar | 0.3 MB | 次下載 | 免費

      資料介紹

      　　1 Xilinx 的的的 EAPR 局部重構(gòu)流程

      　　EAPR（early access partial reconfiguration）與基于模塊（modulebased）流程相比，有以下的主要區(qū)別：

      　　I 移除了 Virtex-II 器件局部可重配置（PR）中對于局部可重配置區(qū)域必須是整列的要求，EAPR 設(shè)計流程中，允許 PR 區(qū)域為任意矩形區(qū)域;

      　　II 總線宏使用基于 SLICE 來實現(xiàn)，而不是基于 TBUF 的總線宏，這就使得允許使用的總線宏的密度更密;

      　　III EAPR 流程中允許基于模塊設(shè)計中的全局信號直接穿越局部可重配置區(qū)域，而不必使用總線宏。這一改進(jìn)顯著地改進(jìn)了時序性能，并簡化了 PR 設(shè)計的編譯進(jìn)程;

      　　IV 移除了需要在基于模塊的設(shè)計中對 AREA_GROUP RANG進(jìn)行面積約束的限制，這樣就給 PR 設(shè)計的布局布線提供了更大的靈活性;

      　　V 現(xiàn)在的 EAPR 設(shè)計流程及工具支持 Virtex 4 和 Virtex5 器件。

      　　2 建立局部重構(gòu)

      　　局部重構(gòu)的設(shè)計和實現(xiàn)流程可分為以下步驟：

      　?、僭O(shè)計輸入與綜合：按照 Xilin 的 EAPR 設(shè)計流程的要求輸入與綜合 HDL 代碼，包括頂層模塊和子模塊設(shè)計，頂層模塊設(shè)計完成頂層模塊的設(shè)計輸入與綜合;子模塊設(shè)計可進(jìn)行子模塊的設(shè)計輸入和綜合。

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