FPGA和CPLD的區(qū)別及其用途介紹

　　FPGA/CPLD能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路，都可以用FPGA/CPLD來實(shí)現(xiàn)。

　　FPGA/CPLD如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計的正確性。在PCB完成以后，還可以利用FPGA/CPLD的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。

　　使用FPGA/CPLD來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。

　　FPGA/CPLD還可以做數(shù)字IC設(shè)計的前端驗(yàn)證，用這種方式可以很大程度上降低IC設(shè)計的成本。

　　FPGA/CPLD的這些優(yōu)點(diǎn)使得FPGA/CPLD技術(shù)在90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言（HDL）的進(jìn)步。

　　FPGA/CPLD的區(qū)別是：

　　1）各個廠家叫法不盡相同：

　　PLD（Programmable Logic Device）是可編程邏輯器件的總稱，早期多EEPROM工藝，基于乘積項(xiàng)（Product Term）結(jié)構(gòu)。

　　FPGA （Field Programmable Gate Arry）是指現(xiàn)場可編程門陣列，最早由Xilinx公司發(fā)明。多為SRAM 工藝，基于查找表（Look Up Table）結(jié)構(gòu)，要外掛配置用的EPROM。

　　Xilinx把SRAM工藝，要外掛配置用的EPROM的PLD叫FPGA，把Flash工藝（類似EEPROM工藝），乘積項(xiàng)結(jié)構(gòu)的PLD叫CPLD;

　　Altera把自己的PLD產(chǎn)品：MAX系列（EEPROM工藝），F(xiàn)LEX/ACEX/APEX系列（SRAM工藝）都叫作CPLD，即復(fù)雜PLD（Complex PLD）。

　　由于FLEX/ACEX/APEX系列也是SRAM工藝，要外掛配置用的EPROM，用法和Xilinx的FPGA一樣，所以很多人把Altera的FELX/ACEX/APEX系列產(chǎn)品也叫做FPGA.

　　2）結(jié)構(gòu)上的主要區(qū)別

　　邏輯塊的粒度不同

　　邏輯塊指PLD 芯片中按結(jié)構(gòu)劃分的功能模塊，它有相對獨(dú)立的組合邏輯陣列，塊間靠互連系統(tǒng)聯(lián)系.FPGA 中的CLB 是邏輯塊，其特點(diǎn)是粒度小，輸入變量為4～8 ，輸出為1～2 ，因而只是一個邏輯單元，每塊芯片中有幾十到近千個這樣的單元。 CPLD中邏輯塊粒度較大，通常有數(shù)十個輸入端和一、二十個輸出端，每塊芯片只分成幾塊。 有些集成度較低的（如ATV2500） 則干脆不分塊。 顯然，如此粗大的分塊結(jié)構(gòu)使用時不如FPGA 靈活。

　　邏輯之間的互連結(jié)構(gòu)不同

　　CPLD 的邏輯塊互連是集總式的，其特點(diǎn)是等延時，任意兩塊之間的延時是相等的，這種結(jié)構(gòu)給設(shè)計者帶來很大方便; FPGA 的互連則是分布式的，其延時與系統(tǒng)的布局有關(guān)，

　　3）應(yīng)用范圍也有所不同

　　邏輯系統(tǒng)通常可分兩大類型：

　　1、邏輯密集型： 如高速緩存控制、DRAM 控制和DMA 控制等，它們僅需要很少的數(shù)據(jù)處理能力，但邏輯關(guān)系一般都復(fù)雜

　　2、數(shù)據(jù)密集型： 數(shù)據(jù)密集型需要大量數(shù)據(jù)處理能力，其應(yīng)用多見于通訊領(lǐng)域。

　　為了選擇合適的PLD 芯片，應(yīng)從速度與性能、邏輯利用率、使用方便性、編程技術(shù)等方面進(jìn)行考查。

　　速度與性能：

　　數(shù)據(jù)密集型系統(tǒng)，比如，通訊中對信號進(jìn)行處理的二維卷積器。 在實(shí)現(xiàn)這一算法的邏輯系統(tǒng)中，每個單元所需要的輸入端較少，但需要很多這樣的邏輯單元。 這些要求與FPGA 的結(jié)構(gòu)相吻合。 因?yàn)镕PGA 的粒度小，其輸入到輸出的傳輸延遲時間很短，因而能獲得高的單元速度。而控制密集型系統(tǒng)通常是輸入密集型的，邏輯復(fù)雜，CLB 的輸入端往往不夠用，需把多個CLB 串行級聯(lián)使用，同時CLB 之間的連接有可能通過多級通用PI 或長線，導(dǎo)致速度急劇下降。 因而實(shí)際的傳輸延遲時間要大CPLD. 比如，實(shí)現(xiàn)一個DRAM 控制器，它由四個功能塊組成：刷新狀態(tài)機(jī)、刷新地址計數(shù)器、刷新定時器和地址選擇開關(guān)，需要的輸入端有幾十個，顯然用CPLD 更合適.