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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>加速FPGA系統(tǒng)實時調(diào)試技術(shù)

      加速FPGA系統(tǒng)實時調(diào)試技術(shù)

      2011-06-10 | pdf | 385 KB | 次下載 | 免費

      資料介紹

      ?

      　　隨著 FPGA 的設(shè)計速度、尺寸和復(fù)雜度明顯增長，使得整個設(shè)計流程中的實時驗證和調(diào)試成為當(dāng)前FPGA 系統(tǒng)的關(guān)鍵部分。獲得FPGA 內(nèi)部信號有限、FPGA 封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計調(diào)試和檢驗變成設(shè)計周期中最困難的流程。另一方面，幾乎當(dāng)前所有的像CPU、DSP、ASIC 等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA 也不例外，每一條物理鏈路的速度從600Mbps 到高達10Gbps，高速I/O 的測試和驗證更成為傳統(tǒng)專注于FPGA 內(nèi)部邏輯設(shè)計的設(shè)計人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計人員非常容易會把絕大部分設(shè)計周期時間放在調(diào)試和檢驗設(shè)計上。

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