Manage your design by using HD

隨著芯片設(shè)計(jì)的日趨復(fù)雜,開發(fā)設(shè)計(jì)百萬(wàn)門規(guī)模以上的芯片項(xiàng)目已經(jīng)非常普
遍，同時(shí)隨著芯片設(shè)計(jì)復(fù)雜度的提高，許多FPGA 開發(fā)項(xiàng)目不再是只有一兩位
工程師參與開發(fā)，而是由多位工程師組成的設(shè)計(jì)團(tuán)隊(duì)參與項(xiàng)目前端設(shè)計(jì)，甚至
還有很多跨地域的設(shè)計(jì)合作需要，同時(shí)IP 或者內(nèi)部設(shè)計(jì)模塊的重用也已經(jīng)成為
一個(gè)大規(guī)模芯片設(shè)計(jì)必不可少的手段。如何應(yīng)對(duì)日益增長(zhǎng)的設(shè)計(jì)復(fù)雜性和設(shè)計(jì)
可管理性，成為芯片開發(fā)過(guò)程中的新挑戰(zhàn)。本文結(jié)合在上海貝爾阿爾卡特有限
公司的設(shè)計(jì)實(shí)踐，介紹我們項(xiàng)目中利用先進(jìn)EDA 工具應(yīng)對(duì)上述挑戰(zhàn)的體會(huì)。

強(qiáng)大的設(shè)計(jì)管理功能
隨著半導(dǎo)體技術(shù)的飛速發(fā)展，在深亞微米甚至納米設(shè)計(jì)時(shí)代，芯片規(guī)模和
復(fù)雜度將繼續(xù)遵循每十八個(gè)月增加一倍的摩爾定律。通訊設(shè)備中的芯片設(shè)計(jì)開
發(fā)工作包括FPGA 的設(shè)計(jì)開發(fā)也變得越來(lái)越復(fù)雜。如何應(yīng)對(duì)和管理這些設(shè)計(jì)復(fù)
雜性，成為ASIC/FPGA 開發(fā)工程師和項(xiàng)目經(jīng)理需要迫切解決的挑戰(zhàn)。這些挑
戰(zhàn)主要表現(xiàn)在：
1、設(shè)計(jì)復(fù)雜性在不斷增加，而 time-to-market 的時(shí)間窗口卻并沒(méi)有隨之
增加，甚至由于市場(chǎng)及產(chǎn)品的競(jìng)爭(zhēng)及更新?lián)Q代要求更短的開發(fā)周期；
2、隨著設(shè)計(jì)規(guī)模的加大，需要處理更多的設(shè)計(jì)部件和設(shè)計(jì)文件，需要開
發(fā)和管理更多的RTL 代碼，需要面對(duì)更大規(guī)模的邏輯門數(shù)；
3、隨著設(shè)計(jì)規(guī)模和復(fù)雜性的增加，隨之也要求更大的設(shè)計(jì)團(tuán)隊(duì)參與設(shè)
計(jì)，很多情況下甚至需要整合跨國(guó)界、跨時(shí)區(qū)的設(shè)計(jì)團(tuán)隊(duì)和資源，如
何優(yōu)化整合團(tuán)隊(duì)設(shè)計(jì)資源，進(jìn)行相應(yīng)的設(shè)計(jì)數(shù)據(jù)管理共享和版本管
理，這顯然增加了設(shè)計(jì)管理的難度；

4、隨著設(shè)計(jì)復(fù)雜性的增加，設(shè)計(jì)驗(yàn)證日益成為整個(gè)芯片開發(fā)過(guò)程中的
critical path。如何通過(guò)更高效的調(diào)試手段來(lái)加速設(shè)計(jì)驗(yàn)證，成為設(shè)計(jì)
人員的迫切需求；
HDL Designer Series 工具提供了一個(gè)統(tǒng)一的開發(fā)環(huán)境，支持VHDL、
Verilog 或者混合語(yǔ)言的ASIC，F(xiàn)PGA 和SoC 芯片設(shè)計(jì)開發(fā)，正逐步支持
SystemVerilog。這一集成的設(shè)計(jì)開發(fā)平臺(tái)包括了針對(duì)百萬(wàn)門級(jí)芯片設(shè)計(jì)開發(fā)項(xiàng)
目中所要求的設(shè)計(jì)實(shí)現(xiàn)、設(shè)計(jì)管理、設(shè)計(jì)調(diào)試、文檔生成管理等解決方案。在
VHDL 及混合硬件描述語(yǔ)言的仿真、FPGA 組件的合成、以及設(shè)計(jì)的捕捉與管
理等方面，HDL Designer Series 為提高設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量提供了非常靈活的
手段和功能。通過(guò)圖形化、文本或兩者的組合，結(jié)合IP 的引入，快速高效的創(chuàng)
建設(shè)計(jì)，HDL 可視化和統(tǒng)一的HDL 風(fēng)格和文檔能力，版本管理為團(tuán)隊(duì)設(shè)計(jì)提供
了基礎(chǔ)。全面的VHDL、Verilog 和mixed-HDL 支持適應(yīng)百萬(wàn)門的FPGA，ASIC
和SoC 設(shè)計(jì)。與仿真工具如ModelSim 和綜合工具如Precision 結(jié)合提供完整的
FPGA/ASIC 設(shè)計(jì)流程.在百萬(wàn)邏輯規(guī)模等級(jí)的FPGA 設(shè)計(jì)領(lǐng)域里，提供了全面的
整合式設(shè)計(jì)解決方案。