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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>利用VHDL設(shè)計(jì)電路的簡化問題

      利用VHDL設(shè)計(jì)電路的簡化問題

      2010-04-26 | rar | 145 | 次下載 | 5積分

      資料介紹

      摘要：利用V H D L設(shè)計(jì)電路是目前對(duì)于較復(fù)雜的電路系統(tǒng)進(jìn)行設(shè)計(jì)時(shí)的最好選擇，但設(shè)計(jì)中如何進(jìn)行電路的簡化直接關(guān)系到電路的復(fù)雜度及可靠性。本文分析了V H D L設(shè)計(jì)中容易引起電路復(fù)雜化的原因，提出了相應(yīng)的解決方法。?
      關(guān)鍵詞：VHDL ；設(shè)計(jì)；電路；簡化?
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