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Platform Flash In-System Programmable Configuration PROMs
When the FPGA is in Master Serial mode, it generates a
configuration clock that drives the PROM. A short access
time after CE and OE are enabled, data is available on the
PROM DATA (D0) pin that is connected to the FPGA DIN
pin. New data is available a short access time after each rising
clock edge. The FPGA generates the appropriate number
of clock pulses to complete the configuration.
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