FPGA設(shè)計(jì)的指導(dǎo)原則

FPGA設(shè)計(jì)的指導(dǎo)原則:這里“面積”指一個(gè)設(shè)計(jì)消耗FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于FPGA 可以用所消耗的觸發(fā)器（FF）和查找表（LUT）來(lái)衡量，更一般的衡量方式可以用設(shè)計(jì)所占用的等價(jià)邏輯門數(shù)?！八俣取敝冈O(shè)計(jì)在芯片上穩(wěn)定運(yùn)行，所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況決定，和設(shè)計(jì)滿足的時(shí)鐘周期，PAD to PAD Time，Clock Setup Time，Clock Hold Time，Clock-to-Output Delay 等眾多時(shí)序特征量密切相關(guān)。面積（area）和速度（speed）這兩個(gè)指標(biāo)貫穿著FPGA/CPLD設(shè)計(jì)的始終，是設(shè)計(jì)質(zhì)量的評(píng)價(jià)的終極標(biāo)準(zhǔn)。這里我們就討論一下關(guān)于面積和速度的兩個(gè)最基本的概念：面積與速度的平衡和面積與速度的互換。面積和速度是一對(duì)對(duì)立統(tǒng)一的矛盾體。要求一個(gè)同時(shí)具備設(shè)計(jì)面積最小，運(yùn)行頻率最高是不現(xiàn)實(shí)的。更科學(xué)的設(shè)計(jì)目標(biāo)應(yīng)該是在滿足設(shè)計(jì)時(shí)序要求（包含對(duì)設(shè)計(jì)頻率的要求）的前提下，占用最小的芯片面積?；蛘咴谒?guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大，頻率跑得更高。這兩種目標(biāo)充分體現(xiàn)了面積和速度的平衡的思想。關(guān)于面積和速度的要求，我們不應(yīng)該簡(jiǎn)單的理解為工程師水平的提高和設(shè)計(jì)完美性的追求，而應(yīng)該認(rèn)識(shí)到它們是和我們產(chǎn)品的質(zhì)量和成本直接相關(guān)的。如果設(shè)計(jì)的時(shí)序余量比較大，跑的頻率比較高，意味著設(shè)計(jì)的健壯性更強(qiáng)，整個(gè)系統(tǒng)的質(zhì)量更有保證；另一方面，設(shè)計(jì)所消耗的面積更小，則意味著在單位芯片上實(shí)現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個(gè)系統(tǒng)的成本也隨之大幅度削減。