基于FPGA的智能控制器設(shè)計(jì)及測(cè)試方法研究

通過(guò)模糊自整定PID 控制器的設(shè)計(jì)，本文提出了一種基于VHDL 描述、DSP Builder 和Modelsim 混合仿真、FPGA實(shí)現(xiàn)的智能控制器設(shè)計(jì)及測(cè)試新方法。首先，通過(guò)MATLAB 仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL 進(jìn)行智能控制器的數(shù)字化實(shí)現(xiàn)及其開(kāi)環(huán)測(cè)試。在此基礎(chǔ)上，通過(guò)分析一般智能控制器的測(cè)試特點(diǎn)，采用DSP Builder 構(gòu)建閉環(huán)測(cè)試系統(tǒng)，Modelsim 運(yùn)行DSP Builder 生成文件來(lái)驗(yàn)證QuartusII 中所做VHDL 設(shè)計(jì)的測(cè)試方法。實(shí)驗(yàn)表明，該測(cè)試
方法能有效模擬控制器的激勵(lì)輸入信號(hào)，適用于需閉環(huán)測(cè)試檢驗(yàn)控制品質(zhì)的智能控制器設(shè)計(jì)。
關(guān)鍵詞：VHDL; FPGA; 智能控制器; 閉環(huán)測(cè)試; DSP Builder
隨著市場(chǎng)需求的增長(zhǎng)，超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個(gè)芯片上完成系統(tǒng)級(jí)的設(shè)計(jì)已成為可能。FPGA 固有的并行運(yùn)算處理能力，使得它能夠提供各種數(shù)字化所需要的大量復(fù)雜運(yùn)算,適合于設(shè)計(jì)一些對(duì)處理速度和實(shí)時(shí)性要求較高的智能控制器。近幾年，基于VHDL 描述，F(xiàn)PGA 實(shí)現(xiàn)的控制器設(shè)計(jì)研究比較活躍，如Torralba 等人完成了4 輸入、12 個(gè)隸屬度、64 條規(guī)則的模糊邏輯控制器的FPGA 實(shí)現(xiàn)[1]，Cirstea 等人基于FPGA 設(shè)計(jì)模糊控制器，成功的用于變速器的控制[2]。另外，由于FPGA 設(shè)計(jì)的靈活性和通用性，使得基于FPGA 的控制器開(kāi)發(fā)效率高，成本低，上市時(shí)間短。
由于FPGA 在智能控制器方面的大量使用，設(shè)計(jì)后的測(cè)試便成了設(shè)計(jì)者在開(kāi)發(fā)過(guò)程中必須重點(diǎn)考慮的問(wèn)題，同時(shí)，一種好的測(cè)試方法不僅能及早發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，而且能提高設(shè)計(jì)的可靠性。目前基于VHDL 描述的智能控制器測(cè)試一般是通過(guò)開(kāi)環(huán)時(shí)序仿真來(lái)驗(yàn)證其邏輯設(shè)計(jì)的正確性，而對(duì)于一些輸入激勵(lì)信號(hào)不固定或比較多的智能控制器來(lái)說(shuō)，開(kāi)環(huán)時(shí)序仿真并不能確切模擬控制器的激勵(lì)輸入信號(hào)。
由此，本文在開(kāi)環(huán)時(shí)序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder 和Modelsim 的閉環(huán)時(shí)序仿真測(cè)試方法，并借助于某一特定智能控制器的設(shè)計(jì)對(duì)該閉環(huán)測(cè)試方法進(jìn)行了較為深入的研究。