基于CPLD的系統(tǒng)中I2C總線的設計

基于CPLD的系統(tǒng)中I2C總線的設計
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摘要： 在介紹Ｉ２Ｃ總線協(xié)議的基礎上，討論了基于ＣＰＬＤ的系統(tǒng)中Ｉ２Ｃ總線的設計技術，并結(jié)合工程實例設計了Ｉ２Ｃ總線ＩＰ核，給出了部分源代碼和仿真結(jié)果。
關鍵詞： Ｉ２Ｃ總線 ＩＰ核 ＣＰＬＤ
Ｉ２Ｃ總線是ＰＨＩＬＩＰＳ公司推出的新一代串行總線，其應用日漸廣泛?１～２?。目前許多單片機都帶有Ｉ２Ｃ總線接口，能方便地實現(xiàn)Ｉ２Ｃ總線設計；對沒有Ｉ２Ｃ總線的微控制器（ＭＣＵ），可以采用兩條Ｉ／Ｏ口線進行模擬。在以單片機為ＭＣＵ的系統(tǒng)中很容易實現(xiàn)Ｉ２Ｃ總線的模擬擴展，有現(xiàn)成的通用軟件包可以使用?２～３?。
對有些基于ＣＰＬＤ的系統(tǒng)，要與帶有Ｉ２Ｃ總線接口的外圍器件連接，實現(xiàn)起來相對復雜一些。為實現(xiàn)系統(tǒng)中的Ｉ２Ｃ總線接口，可以另外引入單片機，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的專用Ｉ２Ｃ總線擴展器）進行擴展，但這樣會增加系統(tǒng)成本，使系統(tǒng)冗余復雜。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有專用的基于ＣＰＬＤ器件的Ｉ２Ｃ總線ＩＰ核，但這些ＩＰ核的通用性不強，需要的外圍控制信號較多，占用系統(tǒng)很大的資源，因此直接采用這種ＩＰ核不可取。
Ｉ２Ｃ總線的協(xié)議
Ｉ２Ｃ總線僅僅依靠兩根連線就實現(xiàn)了完善的全雙工同步數(shù)據(jù)傳送：一根為串行數(shù)據(jù)線（ＳＤＡ），一根為串行時鐘線（ＳＣＬ）。該總線協(xié)議有嚴格的時序要求。總線工作時，由時鐘控制線ＳＣＬ傳送時鐘脈沖，由串行數(shù)據(jù)線ＳＤＡ傳送數(shù)據(jù)?？偩€傳送的每幀數(shù)據(jù)均為一個字節(jié)（８ ｂｉｔ），但啟動Ｉ２Ｃ總線后，傳送的字節(jié)個數(shù)沒有限制，只要求每傳送一個字節(jié)后，對方回應一個應答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。發(fā)送數(shù)據(jù)時首先發(fā)送數(shù)據(jù)的最高位（ＭＳＢ）。
Ｉ２Ｃ總線協(xié)議規(guī)定，啟動總線后第一個字節(jié)的高７位是從器件的尋址地址，第８位為方向位（“０”表示主器件對從器件的寫操作；“１”表示主器件對從器件的讀操作），其余的字節(jié)為操作的數(shù)據(jù)?？偩€每次傳送開始時有起始信號，結(jié)束時有停止信號。在總線傳送完一個或幾個字節(jié)后，可以使ＳＣＬ線的電平變低，從而使傳送暫停。
圖１列出了Ｉ２Ｃ總線上典型信號的時序，圖２表示Ｉ２Ｃ總線上一次完整的數(shù)據(jù)傳送過程。
依據(jù)Ｉ２Ｃ總線的傳輸協(xié)議，總線工作時的具體時序如下：
起始信號（Ｓ）：在時鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由高電平向低電平的變化，用于啟動Ｉ２Ｃ總線，準備開始傳送數(shù)據(jù)；
停止信號（Ｐ）：在時鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由低電平向高電平的變化，用于停止Ｉ２Ｃ總線上的數(shù)據(jù)傳送；
應答信號（Ａ）：Ｉ２Ｃ總線的第９個脈沖對應應答位，若ＳＤＡ線上顯示低電平則為總線“應答”（Ａ），若ＳＤＡ線上顯示高電平則為“非應答”（／Ａ）；
數(shù)據(jù)位傳送：Ｉ２Ｃ總線起始信號或應答信號之后的第１～８個時鐘脈沖對應一個字節(jié)的８位數(shù)據(jù)傳送。在脈沖高電平期間，數(shù)據(jù)串行傳送；在脈沖低電平期間，數(shù)據(jù)準備，允許總線上數(shù)據(jù)電平變化。