資料介紹
The CD54/74HC190 are asynchronously presettable BCD decade counters, whereas the CD54/74HC191 and CD54/74HCT191 are asynchronously presettable binary counters.
Presetting the counter to the number on preset data inputs (A–D) is accomplished by a low asynchronous parallel load (LOAD)\ input. Counting occurs when LOAD\ is high, count enable (CTEN)\ is low, and the down/up (D/U) input is either high for down counting or low for up counting. The counter is decremented or incremented synchronously with the low-to-high transition of the clock.
When an overflow or underflow of the counter occurs, the MAX/MIN output, which is low during counting, goes high and remains high for one clock cycle. This output can be used for look-ahead carry in high-speed cascading (see Figure 1).
- CD54HC280 CD74HC280 CD54HCT280 CD74HCT280數(shù)據(jù)表
- 具有向下/向上模式控制的同步向上/向下計數(shù)器CD54HC190 CD74HC190 CD54HC191 CD74HC191 CD54HCT191 CD74HCT191數(shù)據(jù)表
- 高速CMOS邏輯預置計數(shù)器CD54/74HC161 CD54/74HCT161 CD54/74HC163 CD54/74HCT163數(shù)據(jù)表
- 高速CMOS LogicDual同步計數(shù)器CD74HC4518 CD54HC4520 CD74HC4520 CD74HCT4520數(shù)據(jù)表
- 高速CMOS邏輯八進制反相透明鎖存器CD54/74HC533 CD54/74HCT533 CD54/74HC563 CD74HCT563數(shù)據(jù)表
- 高速CMOS LogicHex緩沖器CD54HC4049 CD74HC4049 CD54HC4050 CD74HC4050數(shù)據(jù)表
- CD54HC4514, CD74HC4514, CD74HC
- CD54HC4511,CD74HC4511,CD74HCT4
- CD54HC354,CD74HC354,CD74HCT354
- CD54HC00,CD74HC00,CD54HCT00,CD
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