多DSP并行系統(tǒng)設(shè)計(jì)方案解析

摘要：為滿足寬帶雷達(dá)信號(hào)處理對(duì)處理速度和實(shí)時(shí)性的要求，提出一種基于4片ADSP-TS201S的DSP并行系統(tǒng)設(shè)計(jì)。通過(guò)分析比較3種ADSP-TS2 01S的并行處理結(jié)構(gòu)，結(jié)合實(shí)際需求，采用外部總線共享與鏈路口混合耦合的多DSP并行處理系統(tǒng)方案。在設(shè)計(jì)中，利用FPGA實(shí)現(xiàn)數(shù)據(jù)傳輸和CPCI接口的邏輯控制。經(jīng)驗(yàn)證，該系統(tǒng)具有運(yùn)算能力強(qiáng)、片間通信靈活、并行處理效率高等優(yōu)點(diǎn)。
　　關(guān)鍵詞：多DSP并行系統(tǒng)；ADSP-TS201S；FPGA；CPCI接口
　　0 引言
　　在寬帶雷達(dá)信號(hào)處理中，存在諸如回波采樣率高、脈沖壓縮（匹配濾波）運(yùn)算量大、處理流程復(fù)雜、實(shí)時(shí)高分辨目標(biāo)檢測(cè)困難等一系列問(wèn)題。針對(duì)這些問(wèn)題，采用通 用計(jì)算機(jī)平臺(tái)難以應(yīng)對(duì)運(yùn)算量大和實(shí)時(shí)性等高要求，因此，需采用專用的數(shù)字信號(hào)處理器（DSP）來(lái)進(jìn)行高速運(yùn)算。盡管當(dāng)前的數(shù)字信號(hào)處理器已達(dá)到較高水平， 但單片DSP芯片的處理能力還是不能滿足寬帶雷達(dá)的性能要求，需要引入并行處理技術(shù)，在本設(shè)計(jì)中使用4片DSP芯片組成并行處理系統(tǒng)。另外，為充分發(fā)揮 DSP芯片在復(fù)雜算法處理上的優(yōu)勢(shì)及FPGA在大數(shù)據(jù)量的底層算法上的優(yōu)勢(shì)，設(shè)計(jì)了一種基于FPGA控制的多DSP并行處理系統(tǒng)。
　　1 系統(tǒng)設(shè)計(jì)
　　基于FPGA控制的多DSP并行處理系統(tǒng)的原理圖如圖1所示。
　　
　　整個(gè)雷達(dá)信號(hào)處理系統(tǒng)以高可靠性CPCI工控機(jī)為平臺(tái)，內(nèi)置不同功能的信號(hào)處理板。板間的數(shù)據(jù)傳輸通過(guò)CPCI接口完成。根據(jù)雷達(dá)信號(hào)處理系統(tǒng)的任務(wù)分 配，本系統(tǒng)負(fù)責(zé)完成中頻數(shù)字信號(hào)的處理。根據(jù)前端信號(hào)采集板輸出數(shù)據(jù)的不同，數(shù)據(jù)將以串行或并行的方式輸送到本系統(tǒng)中。其中，串行信號(hào)通過(guò)CPCI的J3 口以差分的形式直接傳輸給DSP2，然后在4片DSP芯片間按照預(yù)定的算法進(jìn)行任務(wù)分配和并行處理，處理完畢后通過(guò)DSP4寫(xiě)入兩片擴(kuò)展連接成32輸出方 式的FIFO中，此時(shí)，F(xiàn)PGA直接從FIFO中讀取數(shù)據(jù)，完成與CPCI接口芯片PCI9656的時(shí)序轉(zhuǎn)換后將數(shù)據(jù)發(fā)送到PCI9656，通過(guò)CPCI 總線經(jīng)J1和J2口傳輸?shù)嚼走_(dá)系統(tǒng)的其他功能模塊。對(duì)于并行信號(hào)而言，32位帶寬的信號(hào)首先通過(guò)J3口發(fā)送到F-PGA內(nèi)部寄存器中FPGA接收到數(shù)據(jù)后 將數(shù)據(jù)寫(xiě)入輸入緩存區(qū)，并在完成一幀后給并行DSP輸出中斷。當(dāng)并行DSP采樣到中斷后，從數(shù)據(jù)緩存區(qū)讀取數(shù)據(jù)，完成處理后，將數(shù)據(jù)傳輸?shù)骄彺?區(qū)，F(xiàn)PGA再通過(guò)相同的處理方式經(jīng)CPCI接口的J1口和J2口將數(shù)據(jù)傳輸?shù)嚼走_(dá)系統(tǒng)的其他功能模塊。
　　2 DSP芯片選型
　　根據(jù)系統(tǒng)的性能要求，通過(guò)比較各種高性能DSP處理器，并著重對(duì)構(gòu)成并行處理系統(tǒng)的性能和便捷性進(jìn)行分析，確定選用AD公司的ADSP Tiger SHARC系列處理器中的TS201S組成多DSP并行系統(tǒng)。因?yàn)樵撓盗械奶幚砥髟跇?gòu)成并行處理系統(tǒng)時(shí)其本身就提供了實(shí)現(xiàn)互連所需的片內(nèi)總線仲裁控制和特有的鏈路口，可以以各種拓?fù)浣Y(jié)構(gòu)互連DSP，滿足大運(yùn)算量和片間通信靈活的要求。此外，選用ADSP Tiger SHARC還可以降低外圍設(shè)計(jì)的復(fù)雜度，增強(qiáng)系統(tǒng)的穩(wěn)定性。
　　TS201S芯片（600 MHz）主要性能指標(biāo)：
　?。?）運(yùn)行速度：1．67 ns指令周期；每周期可執(zhí)行4條指令；
　　（2）DSP內(nèi)部有2個(gè)運(yùn)算模塊，支持的運(yùn)算類型有：32 b和40 b浮點(diǎn)運(yùn)算；8 b，16 b，32 b以及64 b定點(diǎn)運(yùn)算；
　?。?）每秒可執(zhí)行12×109次16 b定點(diǎn)運(yùn)算或3．6×109次浮點(diǎn)運(yùn)算；
　?。?）采用單指令多數(shù)據(jù)（SIMD）模式，每秒可提供4．8×109次的40 b乘加運(yùn)算；
　?。?）外部總線DMA傳輸速率1．2 GB／s（雙向）；
　　（6）4個(gè)鏈路口，每個(gè)鏈路口最高提供1．2 GB／s的傳輸速率，可同時(shí)進(jìn)行DMA傳輸；
　?。?）多處理器處理能力，具有支持多處理器無(wú)縫連接的片內(nèi)仲裁邏輯，多處理器采用統(tǒng)一尋址的方式訪問(wèn)，可以通過(guò)簇總線（ClusterBus）或鏈路口（Link Ports）方便地構(gòu)成多處理器系統(tǒng)。
　?。?）片上SDRAM控制器，片上DMA控制器（提供14條DMA通道）。
　　3 DSP并行處理結(jié)構(gòu)設(shè)計(jì)
　　ADSP-TS201S之間的數(shù)據(jù)傳輸通道可選擇的方式有如下兩種：高速鏈路口（LINK）方式和高速外部總線口（簇總線）。因此，由多ADSP- TS201 S組成的DSP并行處理系統(tǒng)從數(shù)據(jù)傳輸方式來(lái)看，不外乎有以下三種模型：高速鏈路口（LINK）耦合模型；高速外部總線口（簇總線）耦合模型；高速鏈路口 （LINK）與高速外部總線口（簇總線）混合耦合模型。
　　3．1 基于鏈路口的多DSP并行處理系統(tǒng)
　　在這種連接方式下，各DSP用LINK口連接在一起，進(jìn)行通信控制和數(shù)據(jù)交換，系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、連線少、可擴(kuò)展性強(qiáng)，在DSP具有多個(gè) LINK口的情況下，可靈活組成線型、星型、環(huán)型、網(wǎng)絡(luò)型或超立方體型等多種拓?fù)浣Y(jié)構(gòu)。ADSP-TS201S具有4個(gè)全雙工的鏈路口通信端口。一個(gè)鏈路 口單向通信包含4位數(shù)據(jù)加上時(shí)鐘與握手信號(hào)一共12條引線，雙向共要24條引線。在內(nèi)核時(shí)鐘為600 MHz時(shí)，單向數(shù)據(jù)傳輸率最高可達(dá)600 MB／s，雙向數(shù)據(jù)傳輸率可達(dá)1．2 GB／s，由于鏈路口通信是點(diǎn)對(duì)點(diǎn)的，所以具有很高的傳輸可靠性，但在傳輸數(shù)據(jù)時(shí)的共享性不如總線形式。