差分線傳輸串擾的原因和解決方法等問答講解

　　想請教各位，差分線傳輸要求要緊密耦合，那會不會引起串擾呢？

　　會引起串擾的，所以差分對一定要進行匹配，

　　耦合的越緊，對匹配的要求越大。

　　在做到良好的匹配的同時，耦合的越緊密，它們對外界的抗干擾越強

　　因為外界干擾對它們的影響是同時的，而差分對關注的是兩個信號的差別，所以對外界的共模噪聲免疫。

　　串擾是當信號發(fā)生跳變的時候由于線間的耦合電容耦合過來的，那差分對的匹配是什么原理來消除串擾？具體說明有嗎？

　　匹配是通過消除反射來減小串擾的影響，但不是消除串擾

　　差分對之間既然存在電容和電感的耦合，那么理論上也存在串擾，

　　前向串擾和后向串擾的反射是接受端受到的主要影響，前向串擾由于容性和感性耦合的極性相反，能大部分抵消（差分線之間容性耦合較大），而后向串擾的反射到匹配的終端之后沒有全反射疊加，其幅度也是很小的。對于具體的相互影響和制約關系，我也在思考中，請大家一起討論

　　但“前向串擾由于容性和感性耦合的極性相反，能大部分抵消”我不大理解，能畫個示意圖嗎？

　　另外，在長距離差分線傳輸中，比如485，422 等，參考設計在接收端

　　跨接120 歐姆的電阻，是差分線匹配而消除反射的做法嗎？

　　那個120 歐姆就是差分匹配電阻，這是一種簡化的差分匹配形式

　　對差分對是否一定要耦合的問題，爭論比較多，許多專家對此意見也不完全相同。

　　差分對耦合的主要目的是增強對外界的抗干擾能力和抑止EMI。

　　如果能保證周圍所有的走線離差分對較遠（比如遠遠大于3 倍的線寬），那么差分走線可以不用保證緊密的耦合，最關鍵的是保證走線長度相等即可。（可以參見Johnson 的信號完整性網(wǎng)站上的關于差分走線的闡述，他就要求他的layout 工程師將差分線離得較遠，這樣可以方面繞線）。只是目前大多數(shù)多層高速的PCB 板走線空間很緊密，根本無法將差分走線和其它走線隔離開來，所以這時候保持緊密的耦合以增加抗干擾能力是應該的。

　　在高速的（10G 以上）芯片封裝基板的設計中，較為流行的一種做法就是將兩根差分線之間及外部都用鋪銅區(qū)隔離，這樣差分對之間沒有任何耦合，這樣的做法可以滿足嚴格的單根走線阻抗50 歐姆，差分阻抗100 歐姆的要求，在高頻下能得到較低的損耗（S11 回損和S21 差損參數(shù)）。

　　我覺得差分對不是一定要耦合的

　　差分可以不考慮串擾的，因為他們的串擾結果在最后的接受時會抵消。另外，差分要平衡走線，平行只是平衡的一部分而已。

　　我覺得差分對的耦合還是應該要的，對于單線匹配，雖然理論上很成熟，但是實際PCB 的線路還是有5％左右的誤差（一份材料上的，我沒自己做過）。另一方面，差分線可以看作一個自回路系統(tǒng)，或者說它的兩根信號線上的信號是相關的。耦合過松，可能會引起不同來自別處的干擾，而對于有些接口電路來說，差分對的等長正是控制線路延遲的重要因素。所以，我覺得還是應該將差分線緊耦合的。

　　對于目前大多數(shù)高速PCB 板來說，保持很好的耦合是有利的

　　但是希望大家不要誤認為耦合是差分對的必要條件，這樣有的時候反而限制了設計的思路。

　　做高速設計或分析的時候，不光要知道大多數(shù)人是怎么做的，更要了解別人為什么這樣做，然后在別人的經(jīng)驗基礎上進行理解和改進，不斷鍛煉自己創(chuàng)造性思維能力

　　匹配是需要的，但匹配原因不是反射，而是降低串繞干擾程度，如果降低和采用匹配方式有關，如果串電阻，則沒有效果，但如果采用接地或者接電源的端接匹配方式，則由于因為兩條線的線阻抗降低而使串繞降低。..（大家都知道，搞阻抗的線容易接受外界的信號干擾，因為比較容易吸收）

　　大家可以做個實驗，把差分的線割斷，然后用飛線連。

　　如果兩根是分開的話，會出現(xiàn)信號的不穩(wěn)定。

　　表現(xiàn)就是端口的信號時有時沒有。

　　但是用兩根并在一起的線飛的話信號就穩(wěn)定了。

　　差分信號本身不要求單線阻抗，因為只要＋，和－信號是對稱的，都可以在終端抵消由于單線阻抗不匹配引起的信號完整性問題，但是不控制單線阻抗，會干擾周邊的別的信號，同樣如果周邊信號的EMI 干擾很小，根本不必考慮平行走線，而只關心倆信號線長度基本相同，飛線無所謂。緊密耦合走線，只是為了讓周邊信號對倆信號的共模干擾基本相同，而達到較高的共模抑制性能。