verilog HDL的名詞詳細(xì)解釋和簡(jiǎn)單復(fù)習(xí)資料免費(fèi)下載

　　名詞解釋：

　　1.EDA：是電子設(shè)計(jì)自動(dòng)化的縮寫(xiě)，EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。

　　2.HDL：硬件描述語(yǔ)言，是一種以文本形式描述數(shù)字電路和數(shù)字系統(tǒng)的語(yǔ)言，是指對(duì)硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語(yǔ)言。

　　3.FPGA （：現(xiàn)場(chǎng)可編程邏輯門陣列，它采用了邏輯單元陣列LCA這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB、輸入輸出模塊IOB和內(nèi)部連線三個(gè)部分。FPGA利用小型查找表（ 16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯。

　　4.CPLD：復(fù)雜的可編程邏輯器件， 主要是由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

　　5. IP： IP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。

　　6. Testbench： 在設(shè)計(jì)數(shù)字電路系統(tǒng)時(shí)，通常將測(cè)試模塊和功能模塊分開(kāi)設(shè)計(jì)，其中測(cè)試模塊也稱測(cè)試臺(tái)（Testbench）。Testbench是通過(guò)對(duì)設(shè)計(jì)部分施加激勵(lì)，然后檢查其輸出正確與否來(lái)完成其驗(yàn)證功能的。

　　7. reg： 是寄存器數(shù)據(jù)類型的關(guān)鍵字，其表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元。reg 只能在initial 和always中賦值。而reg 在過(guò)程賦值語(yǔ)句中使用。reg 型數(shù)據(jù)常用來(lái)表示always 模塊內(nèi)的指定信號(hào)，代表觸發(fā)器。通常在設(shè)計(jì)中要由always 模塊通過(guò)使用行為描述語(yǔ)句來(lái)表達(dá)邏輯關(guān)系。在always 塊內(nèi)被賦值的每一個(gè)信號(hào)都必須定義為reg 型。

　　8. wire： 是最常用的Net 型變量。wire 表示直通，即只要輸入有變化，輸出馬上無(wú)條件地反映。wire使用在連續(xù)賦值語(yǔ)句中， 即以assign 關(guān)鍵字指定的組合邏輯信號(hào)。Verilog 程序模塊中輸入、輸出信號(hào)類型默認(rèn)為wire 型。wire 型的變量綜合出來(lái)一般是一根導(dǎo)線。

　　9.FSM（： 有限狀態(tài)機(jī)。是由寄存器組和組合邏輯構(gòu)成的硬件時(shí)序電路。是用來(lái)記錄電路當(dāng)前狀態(tài)的一種電路結(jié)構(gòu)。存儲(chǔ)器記錄電路當(dāng)前狀態(tài)，而組合邏輯用來(lái)根據(jù)當(dāng)前狀態(tài)和當(dāng)前輸入運(yùn)算出電路的下一個(gè)狀態(tài)。其分為兩種：Meaiy機(jī)和Moore機(jī)。

　　10. 層次化設(shè)計(jì)：是Verilog HDL 設(shè)計(jì)描述的一種風(fēng)格，而模塊實(shí)例化是其具體的實(shí)現(xiàn)方式。其中一種是自頂向下設(shè)計(jì)，就是從整個(gè)系統(tǒng)設(shè)計(jì)的頂層開(kāi)始，往下一層將系統(tǒng)劃分為若干個(gè)子模塊，然后再將每一個(gè)子模塊又向下一層劃分為若干的子模塊。通過(guò)這樣將整個(gè)系統(tǒng)逐次向下分解，一個(gè)頂層設(shè)計(jì)最后可以細(xì)分為若干較小的基本功能塊，直到不能繼續(xù)分解為止。