EDA設(shè)計(jì)中的挑戰(zhàn)之功率

EDA設(shè)計(jì)
　　1，雖然每個(gè)小組可以優(yōu)化局部功耗，但單個(gè)團(tuán)隊(duì)不可能創(chuàng)建出一個(gè)低功耗設(shè)計(jì)。反之，任何一個(gè)小組都可能摧毀這種努力。
　　2，功率估計(jì)是一種精確的科學(xué)。但是，只有當(dāng)你擁有了一個(gè)完整設(shè)計(jì)和一組正確的矢量后，這種概念才為真。
　　3，對(duì)任何問(wèn)題而言，處理器通常是能效最低的方法，但因?yàn)樗鼈兙邆淞斯δ芏嘀匦裕话憧梢杂米钚∶娣e獲得實(shí)現(xiàn)。
　　4，電源分配網(wǎng)絡(luò)應(yīng)能夠在不損及電壓完整性的情況下，維持負(fù)載。
　　過(guò)去十年來(lái)，功率已經(jīng)成為一個(gè)關(guān)鍵的設(shè)計(jì)考慮，并在工程師設(shè)計(jì)與驗(yàn)證系統(tǒng)方面帶來(lái)了一些巨大的挑戰(zhàn)。物理學(xué)不再提供免費(fèi)便車。
　　功率是能量被消耗的速率，這在十年前還不是熱門，但今天已是一個(gè)重要的設(shè)計(jì)考量。系統(tǒng)的能耗會(huì)帶來(lái)熱量、耗盡電池、增加電能分配網(wǎng)絡(luò)的壓力，并且加大成本。移動(dòng)計(jì)算的發(fā)展最先推動(dòng)了對(duì)降低能耗的期望，但能耗的效應(yīng)現(xiàn)在已遠(yuǎn)遠(yuǎn)超出這個(gè)范圍，可能在業(yè)界帶來(lái)一些最大的結(jié)構(gòu)性變化。對(duì)于服務(wù)器農(nóng)場(chǎng)、云計(jì)算、汽車、芯片，以及依賴于能源獲取的泛在式傳感器網(wǎng)絡(luò)，這都是一個(gè)關(guān)鍵性問(wèn)題
　　突然改變的原因是，物理學(xué)已把工藝技術(shù)帶到了90nm以下尺度。但是，隨著結(jié)點(diǎn)尺寸越來(lái)越小，電壓降低，從而造成功率的相應(yīng)下降。通常，即使開發(fā)人員增加了更多功能，功率預(yù)算也會(huì)保持不變。在更小尺度下，電壓的縮放更加困難，無(wú)法維持。當(dāng)電壓接近于閾值電壓時(shí)，開關(guān)時(shí)間就會(huì)增加。為補(bǔ)償這一問(wèn)題，設(shè)計(jì)人員會(huì)降低閾值電壓，但這樣做顯著增加了泄漏電流和開關(guān)電流。
　　設(shè)計(jì)流程中的每個(gè)階段都對(duì)功耗有影響，從軟件架構(gòu)到器件物理。雖然每個(gè)小組都可以做局部的功耗優(yōu)化工作，但沒(méi)有一個(gè)團(tuán)隊(duì)可以單獨(dú)創(chuàng)建出一個(gè)低功耗設(shè)計(jì)。反之，任何一個(gè)團(tuán)隊(duì)都可能摧毀低功耗的努力。這種狀況就產(chǎn)生了一種對(duì)協(xié)同與交叉學(xué)科工具的新需求。功率問(wèn)題不再止于芯片。它們遍及互連結(jié)構(gòu)、電路板與系統(tǒng)設(shè)計(jì)、電源控制器等諸方面。當(dāng)前的EDA工具并非按功率概念而建立，這意味著設(shè)計(jì)人員要采用改進(jìn)型方法，而不是從頭開始的新方法。
　　物理原理的角色
　　一只芯片消耗的功率是開關(guān)（或動(dòng)態(tài)）功率和無(wú)源（或泄漏）功率之和。功率的動(dòng)態(tài)成分源于設(shè)計(jì)的容性負(fù)載。當(dāng)某個(gè)線網(wǎng)從0轉(zhuǎn)換到1時(shí)，這個(gè)成分通過(guò)一個(gè)PMOS晶體管充電。從電源獲得的能量等于容性負(fù)載與電壓平方的乘積。系統(tǒng)將這個(gè)能量的一半存儲(chǔ)在電容中；另一半則耗散在晶體管上。對(duì)于從1至0的轉(zhuǎn)換，不會(huì)從電源獲得更多能量，但電荷要耗散在NMOS晶體管上。假設(shè)結(jié)點(diǎn)以頻率F變化，則動(dòng)態(tài)功率為FCLVDD2，其中，CL是容性負(fù)載，VDD是電壓。雖然也存在其它形式的動(dòng)態(tài)功率，但它們要小得多。
　　由于電壓是平方項(xiàng)，因此降低電壓有相當(dāng)顯著的效果。不幸的是，性能也與電壓相關(guān)，因?yàn)樵黾与妷簳?huì)增加?xùn)艠O的驅(qū)動(dòng)VGS-VT，其中VGS是柵源電壓，VT是閾值電壓。使用較陳舊的技術(shù)時(shí)，泄漏功率并不明顯。但隨著器件尺度的減小，很多區(qū)域中的泄漏變得更加顯著，包括柵極氧化物隧穿、亞閾值電壓、反偏結(jié)點(diǎn)、柵極導(dǎo)致的漏極泄漏，以及因熱載流子注入而產(chǎn)生的柵極電流等。
　　二氧化硅是常用的絕緣材料。在低厚度水平下，電子可以隧穿它。這種關(guān)系是指數(shù)型的，意味著厚度減半，泄漏增至四倍，在晶體管尺度降到130nm以下之前，這還不是一個(gè)問(wèn)題。用高k電介質(zhì)代替二氧化硅可以提供相近的器件性能，獲得更厚的柵級(jí)絕緣體，從而降低了這個(gè)電流。
　　晶體管有一個(gè)柵源閾值電壓，低于這個(gè)電壓時(shí)，通過(guò)器件的亞閾值電流就會(huì)呈指數(shù)倍下降。當(dāng)降低電源電壓以減少動(dòng)態(tài)功耗時(shí)，閾值電壓也減小，從而使柵極電壓擺幅低于器件關(guān)斷的閾值。亞閾值傳導(dǎo)會(huì)隨柵極電壓呈指數(shù)式變化。
　　在擴(kuò)散區(qū)和阱之間，或在阱與基材之間的一個(gè)反偏構(gòu)造，會(huì)產(chǎn)生小的反偏結(jié)泄漏。在MOS晶體管漏極結(jié)上的高電場(chǎng)效應(yīng)會(huì)產(chǎn)生柵極導(dǎo)致的漏極泄漏，這通常要用制造技術(shù)來(lái)處理。柵極電流泄漏的原因是短溝道器件的閾值電壓漂移，并與器件中的高電場(chǎng)有關(guān)。對(duì)這個(gè)效應(yīng)的控制主要也是靠制造技術(shù)。
　　設(shè)計(jì)人員要在動(dòng)態(tài)功耗和靜態(tài)功耗之間做一個(gè)折中。降低電壓會(huì)減小動(dòng)態(tài)功耗，但增加了靜態(tài)功耗。我們來(lái)看一只手機(jī)內(nèi)的典型芯片。當(dāng)器件工作時(shí)，泄漏要占所消耗功率的大約10%；其它90%是動(dòng)態(tài)功耗。但當(dāng)手機(jī)處于待機(jī)模式時(shí)（可能占到總時(shí)間的90%），芯片中的動(dòng)態(tài)功耗就很少。因此，盡量減小兩種功耗有著相同的重要性。
　　各種器件的功耗方面在持續(xù)地改進(jìn)。例如，在相同頻率下，三星的28nm低功耗工藝比45nm低功耗工藝的動(dòng)態(tài)功耗與待機(jī)功耗都減少了35%，與采用45nm低功耗的系統(tǒng)單芯片設(shè)計(jì)相比，28nm工藝在相同頻率下的動(dòng)態(tài)功耗降低了60%.臺(tái)積電28nm高性能低功耗工藝的待機(jī)功耗要比其40nm低功耗工藝低40%以上。同時(shí)GlobalFoundries公司為其28nm結(jié)點(diǎn)提供了三種功率水平（圖1）。
　　
　　圖1，臺(tái)積電的28-HPL工藝待機(jī)功耗較40-LP工藝低40%以上。而Global Foundries則為其28nm結(jié)點(diǎn)提供了三種功率水平
　　摩爾定律繼續(xù)有效，芯片在每個(gè)器件中封裝了更多功能。據(jù)Open-Silicon的營(yíng)銷總監(jiān)Colin Baldwin稱，客戶可以用近似的單位成本和兩倍的性能，設(shè)計(jì)出下一代器件，雖然總功耗會(huì)增加，但單只器件的功耗是下降的。時(shí)鐘頻率是另外一個(gè)緩慢上漲的變量，但在很多市場(chǎng)上增速都慢于工藝。Open-Silicon發(fā)現(xiàn)，大多數(shù)用戶試圖在略微增加總體功耗的情況下，集成更多的功能。因此，要維持相同的總功耗，就要看設(shè)計(jì)流程的其它部分中可以節(jié)省的能耗。
　　優(yōu)化與比較
　　設(shè)計(jì)包含了估算與優(yōu)化。估算可以對(duì)多個(gè)可能的實(shí)現(xiàn)選擇做出比較。另外，優(yōu)化可以自動(dòng)完成，或者可以在各種抽象水平上，用工具輔助完成。Apache/Ansys應(yīng)用工程總監(jiān)Arvind Shanmugavel認(rèn)為，只有當(dāng)擁有了一個(gè)完整設(shè)計(jì)和一組正確的矢量時(shí)，功率估算才是一種精確的科學(xué)。在未完成設(shè)計(jì)以前，根據(jù)定義，所有事物都是一種即將在設(shè)計(jì)中發(fā)生的估計(jì)。在設(shè)計(jì)早期的功率預(yù)算階段，應(yīng)著眼于大的和相對(duì)的變化，而不是絕對(duì)的值。Atrenta公司的工程總監(jiān)Venki Venkatesh認(rèn)為，可以預(yù)期在RTL（寄存器傳輸級(jí)）到硅片之間有20%的偏差，而從門到硅片有10%的偏