FPGA集成電路的動態(tài)老化試驗(yàn)

　　1 引言

　　FPGA 是現(xiàn)場可編程門陣列(Field ProgrammingGate Array)的縮寫，用戶可以編寫程序?qū)PGA 內(nèi)部的邏輯模塊和I/O 模塊重新配置，以實(shí)現(xiàn)芯片的邏輯功能。近年來，F(xiàn)PGA芯片以其大規(guī)模、高集成度、高可靠性、投資少、保密性好、開發(fā)方便、使用靈活、可在線編程等優(yōu)點(diǎn)得到了廣泛的應(yīng)用。隨著FPGA 電路在軍工和航空航天領(lǐng)域的應(yīng)用，其高可靠性尤為重要，為了提高電路的可靠性，最好的方法是對電路進(jìn)行篩選，其中老化試驗(yàn)就是篩選過程中最為重要的環(huán)節(jié)之一。

　　考慮到FPGA 電路的工作模式比較復(fù)雜，外部需要存儲器或者FLASH 對其進(jìn)行配置，F(xiàn)PGA 才能動態(tài)工作，因此國內(nèi)一般的FPGA 老化技術(shù)都采用了靜態(tài)老化試驗(yàn)方法。這種靜態(tài)老化試驗(yàn)方法存在著一定的缺陷，電路在老化過程中并沒有受到真正的應(yīng)力，因此并不能真正剔除掉早期失效的產(chǎn)品，其可靠性得不到保證。對FPGA 電路動態(tài)老化的研究，提高老化試驗(yàn)條件的嚴(yán)酷度，即可保證電路的高可靠性要求。

　　2 動態(tài)老化試驗(yàn)

　　集成電路的動態(tài)老化理論上要求電路在其最高溫度工作條件下完全模擬實(shí)際工作狀態(tài)，電路內(nèi)部的邏輯單元都有機(jī)會得到翻轉(zhuǎn)，對于一般數(shù)字集成電路都需要外部提供功能測試碼來驅(qū)動電路工作。

　　對于FPGA 電路的動態(tài)老化試驗(yàn)來說，功能測試碼是存儲在外部存儲器中的配置程序，將程序配置到FPGA 電路內(nèi)部，使內(nèi)部的門陣列全部工作起來，實(shí)現(xiàn)高覆蓋率的邏輯節(jié)點(diǎn)的翻轉(zhuǎn)，讓其按照規(guī)定的功能工作。因此本研究工作的關(guān)鍵在如何進(jìn)行FPGA電路的程序配置。

　　3 FPGA設(shè)計(jì)流程

　　完整的FPGA 設(shè)計(jì)流程包括邏輯電路設(shè)計(jì)輸入、功能仿真、綜合及時(shí)序分析、實(shí)現(xiàn)、加載配置、調(diào)試。FPGA 配置就是將特定的應(yīng)用程序設(shè)計(jì)按FPGA設(shè)計(jì)流程轉(zhuǎn)化為數(shù)據(jù)位流加載到FPGA 的內(nèi)部存儲器中，實(shí)現(xiàn)特定邏輯功能的過程。由于FPGA 電路的內(nèi)部存儲器都是基于RAM 工藝的，所以當(dāng)FPGA電路電源掉電后，內(nèi)部存儲器中已加載的位流數(shù)據(jù)將隨之丟失。所以，通常將設(shè)計(jì)完成的FPGA 位流數(shù)據(jù)存于外部存儲器中，每次上電自動進(jìn)行FPGA電路配置加載。

　　4 FPGA配置原理

　　以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100電路為例，F(xiàn)PGA的配置模式有四種方案可選擇：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通過芯片上的一組專/ 復(fù)用引腳信號完成的，主要配置功能信號如下：

　　(1)M0、M1、M2：下載配置模式選擇;

　　(2)CLK：配置時(shí)鐘信號;

　　(3)DONE：顯示配置狀態(tài)、控制器件啟動;

　　(4)PROG_B：初始化引出端;

　　(5)INT_B：配置延遲控制，配置錯誤顯示;

　　(6)DOUT：菊花鏈中的配置數(shù)據(jù)輸出。

　　(7)DIN：串行數(shù)據(jù)輸入;

　　FPGA 電路在選定模式下的配置過程包括四個(gè)主要階段：

　　(1)清除FPGA 電路內(nèi)部配置存儲器;

　　(2)初始化FPGA 電路配置邏輯功能;

　　(3)加載FPGA 電路配置數(shù)據(jù)流;

　　(4)FPGA 電路配置完成，啟動電路就緒序列。

　　主串模式電路連接圖見圖1

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　　圖1 FPGA 配置主串模式連接圖

　　系統(tǒng)或芯片上電后，信號引腳PROG_B被拉低，F(xiàn)PGA的配置RAM存儲器清空;同樣，PROG_B上的邏輯低電平將會復(fù)位配置邏輯，并使FPGA 保持在清空配置存儲器狀態(tài)。只要PROG_B 引腳保持低電平，則FPGA 將繼續(xù)清空它的配置RAM存儲器，并使INIT_B 信號保持為低電平以表明配置在被清空。

　　當(dāng)PROG_B被釋放時(shí)，F(xiàn)PGA將繼續(xù)使INIT_B保持低電平，直到完成清空所有的配置存儲器。FPGA 在INIT_B信號的上升沿檢測其模式引腳M0、M1、M2。