二進(jìn)制到BCD碼轉(zhuǎn)換的Verilog HDL源代碼

　　電子發(fā)燒友網(wǎng)核心提示：本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中二進(jìn)制到BCD碼轉(zhuǎn)換的功能實(shí)現(xiàn)源代碼。注意：程序運(yùn)行在不同軟件平臺(tái)可能要作一些修改，請(qǐng)注意閱讀程序中的注釋。

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// DESCRIPTION?? :? Bin to Bcd converter
//????????????????? Input (data_in) width : 4
//????????????????? Output (data_out) width : 8
//????????????????? Enable (EN) active : high
//
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module bin2bcd (data_in ,EN ,data_out );

input [3:0] data_in ;
input EN ;
output [7:0] data_out ;
reg [7:0] data_out ;

always @(data_in or EN )
begin
data_out = {8{1'b0}};
if (EN == 1)
begin
case (data_in [3:1])
3'b000 : data_out [7:1] = 7'b0000000;
3'b001 : data_out [7:1] = 7'b0000001;
3'b010 : data_out [7:1] = 7'b0000010;
3'b011 : data_out [7:1] = 7'b0000011;
3'b100 : data_out [7:1] = 7'b0000100;
3'b101 : data_out [7:1] = 7'b0001000;
3'b110 : data_out [7:1] = 7'b0001001;
3'b111 : data_out [7:1] = 7'b0001010;
default : data_out [7:1] = {7{1'b0}};
endcase
data_out [0] = data_in [0];
end
end

endmodule