一種基于FPGA采用重采樣技術(shù)的HD-SDI到SD-SDI的下變換實現(xiàn)設(shè)計

隨著我國數(shù)字廣播電視技術(shù)的日趨成熟，電視臺采用高清數(shù)字串行信號（HD-SDI）下變換系統(tǒng)，目前大多數(shù)下變換采用ASIC進行高清數(shù)字電視信號下變換，成本較高且系統(tǒng)的硬件電路設(shè)計復(fù)雜、移植性差、不容易升級。而利用FPGA開發(fā)，就可以體現(xiàn)出周期短、成本低、集成度和可移植性好，可隨時更改程序以適應(yīng)電視制式標(biāo)準(zhǔn)的變更等優(yōu)點，本文提出了一種基于FPGA采用重采樣技術(shù)的HD-SDI到SD-SDI的下變換實現(xiàn)方法。

1 HD-SDI與SD-SDI的區(qū)別

根據(jù)ITU-R BT．709-3標(biāo)準(zhǔn)，我國SDI的高清演播室電視信號接口標(biāo)準(zhǔn)規(guī)定為1125／50掃描標(biāo)準(zhǔn)，水平、垂直有效像素為1 920×1 080，4：2：2編碼格式，亮度信號Y的抽樣頻率為74．25 MHz，兩個色差信號Cb／Cr的抽樣頻率為37．125 MHz，采用10 bit量化，Y與Cb／Cr信號分成兩個通道傳輸，每個通道并行數(shù)據(jù)傳輸率74．25 MB·s-1；根據(jù)ITU-R BT．656標(biāo)準(zhǔn)，我國標(biāo)清演播室信號接口規(guī)定為625／50掃描標(biāo)準(zhǔn)，水平、垂直有效像素為720×576，4：2：2編碼格式，亮度信號Y的抽樣頻率為13．5 MHz，兩個色差信號Cb／Cr的抽樣頻率為6．75MHz，采用10 bit量化，時分復(fù)用Y，Cb／Cr一個通道傳輸，并行數(shù)據(jù)傳輸率27 MB·s-1。

2 HD-SDI下變換的系統(tǒng)描述

高清數(shù)字電視信號下變換的主要原理是一幀圖像中水平行與垂直像素點的減少。文中的研究主要是以FPGA為核心，HD-SDI信號以并行的形式輸入FPGA，在FPGA中進行視頻信號重采樣算法、所取字RAM控制和YC復(fù)合處理、SD-SDI的并行信號格式的重構(gòu)等處理，從而完成HD- SDI的下變換。FPGA中對信號的整個處理過程用Verilog HDL語言來編程實現(xiàn)，F(xiàn)PGA中的各主要處理模塊的流程圖，如圖1所示。

2．1 重采樣處理

由下變換原理可知，從HD分量信號獲得低分辨率的SD分量信號，可分別在垂直方向和水平方向上的有效視頻區(qū)去抽取有效像素點來實現(xiàn)圖像格式的轉(zhuǎn)換。考慮到二維空間的數(shù)據(jù)計算量和復(fù)雜性，常用兩個一維濾波器實現(xiàn)二維空間的轉(zhuǎn)換，即先在垂直方向上抽值，然后再在水平方向上抽值，這樣減少計算復(fù)雜性，提高運算速度。抽出的值可以是相鄰幾個樣點去抽一個。

圖像下變換時，通過抽取濾波器抽取原有信號的取樣點值，增大采樣的點空間距離，降低每行的有效像素和垂直行。高清1 920×1 080格式下變換為標(biāo)清720×576格式，由于高清信號的水平與垂直分解力不是標(biāo)清信號4：2：2編碼的整數(shù)倍，所以本文主要通過以下兩個計算式抽取像素點來實現(xiàn)

有效行處理原理：由視頻分量信號的特性，先找到一幀視頻信號的有效行，然后按式（2）在高清一幀共1 080條有效行中按每15行取8行循環(huán)抽取，從而得到標(biāo)清所要求的576行的有效行。

有效垂直像素點處理原理：找到一行數(shù)據(jù)中的有效圖像像素點，然后按式（1）在高清一行1 920個有效像素點中按照16個點取6個點循環(huán)抽取，從而得到標(biāo)清所要求的720個有效像素點。有效行處理與有效垂直像素點處理程序流程圖，如圖2所示。

有效行處理與有效垂直像素點處理的邏輯分析儀實時采樣圖如圖3所示。由圖3可以看出，C_rg4為C_in的4個寄存器延時，行計數(shù)line_e- nt=21可以看出此圖采樣是的高清分量視頻有效視頻21行的數(shù)據(jù)，在檢測到有效視頻行起始SAV后對有效像素點進行計數(shù)（計數(shù)值為Pix_ent），然后針對Pix_ent進行抽取處理得到標(biāo)清分量信號所需要的像素點通過Y_out和C_out輸出。

2．2 所取字RAM控制和YC復(fù)合處理

所取字RAM控制主要是對有效行所取Y、C字的存取RAM進行控制的模塊。有效行所取字RAM模塊用來完成所取的像素緩存和時鐘的轉(zhuǎn)換與匹配，由圖1可以看出，首先把重采樣針對高清信號行所取的構(gòu)造標(biāo)清信號所要有效像素點存進有效行所取字的RAM，同時把重采樣模塊輸出的存720個有效像素點時間長度控制使能en信號給所取字RAM控制模塊。所取字RAM控制模塊主要是給讀地址、讀使能與讀時鐘27 MHz去讀取所取Y、C字RAM中的有效像素點送給YC復(fù)合模塊。YC復(fù)合模塊主要作用是把所得的色度信號Y與色差信號C兩個通道的數(shù)據(jù)合成一個通道的時分復(fù)用Y／C數(shù)據(jù)，其處理方式是根據(jù)輸入的有效像素的時間長度使能eno，用54 MHz的時鐘去讀取27 MHz的Y和C數(shù)據(jù)，從而完成時分復(fù)合，再送給YC緩存RAM存下數(shù)據(jù)。其YC復(fù)合處理圖如4所示。

YC緩存RAM作用主要是緩存幾行標(biāo)清所要的有效像素數(shù)據(jù)。由于高清視頻信號一幀圖像中，其開始的場消隱時間比標(biāo)清視頻信號短，而有效行數(shù)據(jù)的出現(xiàn)就比標(biāo)清視頻快，為了不讓一幀圖像的有效信息丟失，使用了RAM去緩存了幾行的有效數(shù)據(jù)。除此以外，YC緩存RAM模塊也起到了時鐘轉(zhuǎn)換與匹配的作用，把54 MHz的數(shù)據(jù)轉(zhuǎn)換為27 MHz的數(shù)據(jù)輸出給標(biāo)清視頻構(gòu)造模塊。

2．3 標(biāo)清SDI并行信號構(gòu)造處理

標(biāo)清SDI并行構(gòu)造模塊主要是提取標(biāo)清圖像所要的標(biāo)清像素點的YC數(shù)據(jù)，并把數(shù)據(jù)構(gòu)造成滿足標(biāo)清SDI并行分量信號所要求的格式輸出。其處理過程是根據(jù)傳輸標(biāo)清數(shù)據(jù)所要的27 MHz時鐘來構(gòu)造標(biāo)清分量信號中的視頻定時基準(zhǔn)碼（有效視頻開始SAV和有效視頻結(jié)束EAV）、行消隱數(shù)據(jù)、場消隱數(shù)據(jù)。處理過程的流程圖，如圖5所示。

標(biāo)清SDI并行信號構(gòu)造處理的邏輯分析儀實時采樣圖如圖6所示。由圖6可以看出Y_in和C_in為高清視頻輸入的并行數(shù)據(jù)經(jīng)下變換處理后變成標(biāo)清視視頻并行數(shù)據(jù)q1（3FF、000、000、200為第一場有效視頻的起始SAV，154 h和131 h為有效像素點）。圖中l(wèi)ine=24為標(biāo)視頻的第一場中的有效行，data_in為標(biāo)清構(gòu)造模塊從YC緩存RAM由相應(yīng)讀地址addre獲得的有效像素的數(shù)據(jù)。

3 驗證

本設(shè)計通過基于Altera CycloneⅢ系列FPGA芯片EP3C25Q240實驗平臺的驗證。整個實驗驗證平臺結(jié)構(gòu)如圖7所示，視頻信號處理流程簡要如下：我國高清標(biāo)準(zhǔn)HD- SDI信號經(jīng)過串并轉(zhuǎn)換芯片變成符合文中設(shè)計所要的10 bit的Y分量和10 bit的C分量，高清分量信號進入FPGA進行下變換處理后變成10 bit的時分復(fù)用YC的標(biāo)清視頻分量信號，標(biāo)清視頻分量信號再串化為SD-SDI信號送給視頻DA板變成普通模擬CVBS視頻信號給電視機顯示。通過 QuanusⅡ自帶的嵌入式邏輯分析儀觀察FPGA中的處理數(shù)據(jù)，數(shù)據(jù)符合要求，CVBS視頻信號送給電視機顯示，圖像滿屏顯示，比較清晰且無抖動。

4 結(jié)束語

本設(shè)計是針對演播室內(nèi)的HD-SDI信號進行的下變換，直接對圖像信號中的有效像素進行處理，將1 920×1 080（HDTV）視頻SDI流轉(zhuǎn)換為720×576（SDTV）視頻SDI流，經(jīng)過上述驗證得出：此下變換設(shè)計沒有丟失圖像信號，只是降低了圖像清晰度，且實現(xiàn)簡單，成本較小，易于在工程中實現(xiàn)。對于規(guī)模較小的地方數(shù)字電視臺實現(xiàn)了高清節(jié)目共享，合理地利用了信道資源，節(jié)約了擴建高清設(shè)備的成本。