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概述 高速信號采集處理廣泛應(yīng)用于各個領(lǐng)域，隨著科學(xué)技術(shù)的飛速發(fā)展，對信號采集處理裝置的性能要求也越來越高。在該領(lǐng)域，我國的研究與產(chǎn)業(yè)化均起步較晚，大多數(shù)國內(nèi)廠商的設(shè)備依賴進(jìn)口，價格昂貴，功能靈活性不足。 本團(tuán)隊針對現(xiàn)有信號采集處理裝置采樣通道數(shù)少、動態(tài)接收范圍小、靈活性針對性差等不足，提出了更加優(yōu)化、更為全面的包括采集預(yù)處理（完成模擬域的放大、濾波、傳入模擬-數(shù)字轉(zhuǎn)換模塊）、處理（基于FPGA的數(shù)字域信號處理算法）和傳輸（包括萬兆以太網(wǎng)SFP+和PCIe 2.0 ×8傳輸接口）三大模塊為一體的一整套解決方案。 ?
主要創(chuàng)新點(diǎn)? 1、各項參數(shù)指標(biāo)較現(xiàn)有技術(shù)顯著提升 高速信號采集處理廣泛應(yīng)用于各個領(lǐng)域，隨著科學(xué)技術(shù)的飛速發(fā)展，對信號的采集處理裝置也提出了越來越高的要求。 在用作數(shù)字接收機(jī)的場景下，在傳統(tǒng)的模擬接收機(jī)中，模擬正交混頻器難以做到嚴(yán)格的90°相位差，且I/Q兩路放大器濾波器幾乎不可能做到完全相同。 [1]專用DDC芯片，具有增益動態(tài)調(diào)節(jié)范圍小、帶外抑制差、處理精度低的缺點(diǎn)以及在面對不同應(yīng)用需求，靈活度低針對性差。 [2]現(xiàn)有的一些高速采樣卡應(yīng)用場景受限，必須配合一整套設(shè)備使用，且有采樣通道數(shù)少、采樣速率低、靈活性針對性差等不足。
為此，本作品提供了更加優(yōu)化、更為全面的包括采集、處理和傳輸三大模塊為一體的一整套解決方案。具體技術(shù)指標(biāo)如下： * 最大支持四通道同步采集； *?最大支持-10dB~+53dB，共128檔程控增益控制，0.5dB步進(jìn)； *?最高支持16bit模擬-數(shù)字轉(zhuǎn)換精度； *?支持20M~125MSPS可調(diào)采樣率； *?數(shù)據(jù)傳輸?shù)絇C端最高速率達(dá)32Gbps； *?板載8GbDDR3存儲器? *?軟硬件自主研發(fā)設(shè)計的全套完善系統(tǒng) 本作品以自主設(shè)計的數(shù)模結(jié)合印制電路板為基礎(chǔ)，F(xiàn)PGA程序、C語言程序均為團(tuán)隊自行開發(fā)，不借助任何成品模塊。硬件系統(tǒng)保證了信號完整性、電源完整性及電磁兼容性，工作穩(wěn)定、性能良好。整個軟件系統(tǒng)完整、成熟、穩(wěn)定性好，且系統(tǒng)的測試、調(diào)試程序、接口也非常完善，方便用戶使用。 ? 3、兼具板卡模式和獨(dú)立儀器模式 *?板卡模式下，可將多卡并行復(fù)用，實(shí)現(xiàn)高效擴(kuò)展 *?板卡模式下，可將多塊多通道高速信號采集處理卡插入機(jī)箱中的PCIe插槽，通過板間同步信號的連接，實(shí)現(xiàn)多卡并行工作，從而方便地成倍擴(kuò)展通道數(shù)量。 *?獨(dú)立儀器模式下，可遠(yuǎn)離接收端PC機(jī)，實(shí)現(xiàn)超遠(yuǎn)距離傳輸 *?與傳統(tǒng)嵌入于機(jī)箱的信號處理板卡相比，本平臺在兼具傳統(tǒng)的板卡模式之余，設(shè)計了萬兆以太網(wǎng)SFP+接口，可作為獨(dú)立儀器，遠(yuǎn)離接收端PC機(jī)放置，實(shí)現(xiàn)超遠(yuǎn)距離高速傳輸。此外，由于其獨(dú)立性強(qiáng)、體積小，為嵌入信號源端提供了可能。
? 本系統(tǒng)已申請國家發(fā)明專利、實(shí)用新型專利以及軟件著作權(quán)。本系統(tǒng)已申請三項國家發(fā)明專利、三項實(shí)用新型專利和兩項軟件著作權(quán)。 三項已授權(quán)實(shí)用新型專利如下： *?《一種核磁共振信號采集處理裝置》，201721626471.9 *?《一種多通道寬動態(tài)范圍高速信號采集處理裝置》，201822012511.1 *《基于FPGA的可變帶寬的核磁共振信號實(shí)時處理系統(tǒng)》，201820448016.2 ? 兩項實(shí)審中發(fā)明專利如下： *?《一種核磁共振信號采集處理裝置》，201711227275.9 *?《一種基于FPGA的磁共振信號實(shí)時處理方法》，201711233672.7 一項初審中發(fā)明專利如下： *?《一種多通道寬動態(tài)范圍高速信號采集處理裝置》，201811465362.2 兩項軟件著作權(quán)如下： *?《多通道磁共振信號數(shù)字下變頻軟件系統(tǒng)》，2018SR215409 *?《多通道高速信號采集處理軟件系統(tǒng)》，2019SR0544832 ? 系統(tǒng)架構(gòu)?
1.?系統(tǒng)設(shè)計指標(biāo)與系統(tǒng)總體架構(gòu)
1.1 系統(tǒng)設(shè)計指標(biāo)
系統(tǒng)擬實(shí)現(xiàn)的總體主要技術(shù)指標(biāo)如下： *?通道數(shù)：四通道； *?增益調(diào)節(jié)范圍：-10dB~+53dB； *?增益調(diào)節(jié)步進(jìn)：0.5dB，共128檔程控增益控制； *?采樣率：20M~125MSPS； *?采樣精度：16bit； *?板載數(shù)據(jù)存儲容量：8Gb； *?數(shù)據(jù)上傳到PC端速率：32Gbps；
1.2?系統(tǒng)總體方案
整套系統(tǒng)的架構(gòu)如圖2-1所示。以核心處理板為核心，由信號源產(chǎn)生的待處理模擬信號通過同軸線纜連接到核心處理板的信號接口，同時，連接同步時鐘等其他相關(guān)信號到核心處理板。LCD顯示屏通過FFC/FPC軟排線連接到核心處理板的ARM處理器上。在核心處理板上完成處理后的數(shù)據(jù)通過光纖連接到PC端。
? 圖2-1 系統(tǒng)總體實(shí)現(xiàn)架構(gòu)方案 核心處理板總體架構(gòu)方案如圖2-2所示，主要包括以下部分：四路模擬信號采集模塊、核心處理模塊、數(shù)據(jù)片外存儲模塊、與PC機(jī)端的數(shù)據(jù)及控制信號交互模塊以及電源模塊。
圖2-2?核心處理板總體架構(gòu)方案 ? 2.?指標(biāo)論證與方案設(shè)計
2.1?模擬前端方案論述
為適應(yīng)不同場景需求，本核心處理板上設(shè)計了可選的兩套模擬前端放大方案，包括兩路寬帶（10 MHz~200MHz）放大和兩路特定頻點(diǎn)（63.5MHz）的放大。 以針對63.5MHz特定頻點(diǎn)的放大為例，整條通路上包括兩級壓控增益放大器用于實(shí)現(xiàn)0.5dB的調(diào)節(jié)步進(jìn)；一級用于抗混疊濾波的帶通濾波器；一級固定增益放大器；一級用于進(jìn)一步抑制由于放大器的非線性所產(chǎn)生的諧波的低通放大器。其中，VGA的增益可以通過FPGA實(shí)時調(diào)節(jié)。 四路經(jīng)過放大/縮小的信號被傳入模擬-數(shù)字轉(zhuǎn)換芯片，本系統(tǒng)中所選用ADI公司的串行模數(shù)轉(zhuǎn)換器AD9653。AD9653擁有4個通道，最高16bit精度，采樣速率最高可達(dá)125 MSPS。 ?
2.2?核心處理器方案論述
多通道高速信號采集處理平臺需要支持對最多四路最高125Mbps的模擬信號的實(shí)時處理，需要支持高速（1Gbps）的 LVDS 接口。此外，由于要完成大量信號處理類算法，因此對DSP資源需求量也很大。而為了將處理完的數(shù)據(jù)及時發(fā)送到PC端，需要支持高速串行SERDES接口。整個處理過程龐雜，對時序要求嚴(yán)格，因此，需要核心處理器具備強(qiáng)大的處理能力及豐富的邏輯資源。 為滿足上述要求，本系統(tǒng)采用Xilinx公司的Kintex-7系列FPGA，具體型號為XC7K325T-2FFG900C。該芯片擁有326,080個邏輯單元，16,020Kb的片上RAM存儲資源，840個DSP48資源，最大時鐘輸入速率為933MHz，用戶I/O口為500個,支持外部擴(kuò)展SDR、DDR、DDR2 SDRAM和DDR3 SDRAM?，支持最高1,400Mbps的LVDS接收，GTX bank支持12.5Gbps的收發(fā)。 結(jié)合外設(shè)接口傳輸需求和FPGA代碼的資源消耗量，綜合評估，該芯片是在能夠滿足本系統(tǒng)的各項需求的前提下，具有較高性價比的選擇。
2.3?數(shù)據(jù)緩存方案論述
本系統(tǒng)緩存方案的設(shè)計分為FPGA片上存儲和板載存儲器兩部分。FPGA片上緩存的優(yōu)點(diǎn)是訪問迅速并且處理時延短，但是容量非常有限。板載存儲器緩存的優(yōu)點(diǎn)是容量大，但訪問讀寫速度相對慢，且面臨跨時鐘域亞穩(wěn)態(tài)等問題。 基于上述優(yōu)缺點(diǎn)，對于存儲資源的使用如下：面向PC機(jī)的傳輸利用板載DDR3 SDRAM，其他數(shù)據(jù)緩存利用FPGA片上存儲資源。 其中，板載存儲器DDR3 SDRAM選用4片鎂光科技的 MT41K128M16JT-93K，為FPGA提供額外的8Gb的存儲空間，使用1,600Mbps傳輸速率的設(shè)計方案。
2.4?萬兆以太網(wǎng)接口方案論述
萬兆以太網(wǎng)遵循IEEE802.3ae 標(biāo)準(zhǔn)，保留了與 10/100/1000M 三速以太網(wǎng)相同的數(shù)據(jù)幀格式，幀長度的界定，但在傳輸速率上具有顯著提升，此外，該標(biāo)準(zhǔn)指明通過光纖介質(zhì)進(jìn)行信號的傳播。 在網(wǎng)絡(luò)接口的光模塊選擇上，SFP+相比于 XFP 體積小，適配 IEEE802.3ae協(xié)議并遵循SFF-8431 協(xié)議，其 PHY 和 MAC 層轉(zhuǎn)換由FPGA處理器實(shí)現(xiàn)。因此本系統(tǒng)選擇SFP+光模塊作為網(wǎng)絡(luò)硬件接口。
2.5 PCIe接口方案論述
為了能在需要時作為板卡模式使用，本核心處理板同時配備了PCIe2.0 ×8的傳輸方案，單通道帶寬為500MB/s，采用8b/10b 編碼方式，其總共的有效數(shù)據(jù)帶寬為32Gbps。超出本系統(tǒng)所需基本需要，并留有余裕，便于以后功能擴(kuò)展。 ? 設(shè)計演示?
1.電源測試
在確認(rèn)電源網(wǎng)絡(luò)和地網(wǎng)絡(luò)之間不存在短路現(xiàn)象之后，即可上電對各路電源進(jìn)行測試。在測試過程中主要關(guān)注輸出電壓值精度，及其與理論設(shè)計值之間的誤差，以及紋波。各個電源電平和紋波測試結(jié)果如下表5-1所示。從表中可以看到，各電壓均正確且電源紋波控制得比較好，是各負(fù)載芯片可以正常工作的重要前提。 表5-1?電源電平和紋波測試結(jié)果
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| 電源名 | 設(shè)計電壓(V) | 實(shí)際電壓(V) | 誤差 | 紋波峰峰值(mV) |
| 9V_A | 9 | 8.9433 | 0.63% | 20.50 |
| 5V_A | 5 | 4.9705 | 0.59% | 15.50 |
| 3P3V_D1 | 3.3 | 3.2817 | 0.55% | 13.20 |
| 3P3V_D2 | 3.3 | 3.2944 | 0.17% | 15.80 |
| 3P3V_D3 | 3.3 | 3.2797 | 0.62% | 16.50 |
| 2P5V_D | 2.5 | 2.4978 | 0.09% | 17.80 |
| 2V_D | 2 | 2.0063 | 0.32% | 12.50 |
| 1P8V_A | 1.8 | 1.7927 | 0.41% | 15.40 |
| 1P8V_D | 1.8 | 1.8039 | 0.22% | 13.40 |
| 1P5V_D | 1.5 | 1.4948 | 0.35% | 11.60 |
| 1P2V_D | 1.2 | 1.2015 | 0.13% | 20.80 |
| 1V_D1 | 1 | 1.0158 | 0.16% | 9.80 |
| 1V_D2 | 1 | 0.9960 | 0.40% | 13.6 |
| 0P75V_REF | 0.75 | 0.7443 | 0.76% | 8.0 |
| 0P75V_VTT | 0.75 | 0.7459 | 0.55% | 8.8 |
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2.復(fù)位和時鐘模塊
首先，測試復(fù)位信號。針對全局復(fù)位信號進(jìn)行測試?？梢钥吹綇?fù)位信號輸出的電平變化如圖5-1所示，當(dāng)用手按鍵時，全局復(fù)位信號置為低電平；當(dāng)松開按鍵時，信號恢復(fù)成高電平。
圖5-1?復(fù)位信號測試 其次，測試時鐘信號。板上時鐘信號眾多，包括有50MHz單端時鐘，用于操作系統(tǒng)和外設(shè)的工作；200MHz差分時鐘，用于邏輯觸發(fā)時鐘；156.25MHz差分時鐘，用于萬兆以太網(wǎng)的IP核輸入時鐘。以50MHz單端時鐘的測量為例，如圖5-2所示為測試結(jié)果。
圖5-2?時鐘信號測試 ? 3.?DDR3信號測試 測試FPGA外部緩存DDR3的信號完整性。DDR3的運(yùn)行速率為1600Mbps，編寫測試程序持續(xù)對DDR3進(jìn)行讀寫。 利用示波器的三個差分探頭分別測試CLKP/CLKN（黃色）、LDQS/LDQSN（粉紅色）、DQ0/GND（藍(lán)色），能看到如圖5-3所示測試結(jié)果。 800MHz差分時鐘眼圖，如圖5-4所示?？梢杂墒静ㄆ髯x出該信號眼高為1.1366V，眼寬為578ps，眼交叉比為50.37%，差分時鐘設(shè)計指標(biāo)通過了LeCroy 示波器的QualiPHY對1600Mbps DDR3的標(biāo)準(zhǔn)測試，因此眼圖各指標(biāo)符合設(shè)計要求。生成的測試報告結(jié)果，如圖5-5 所示。
圖5-3 DDR3部分信號測試結(jié)果圖
圖5-4?DDR3差分時鐘眼圖測試結(jié)果圖
圖5-5 DDR3 物理層一致性測試報告
4.?萬兆以太網(wǎng)數(shù)據(jù)鏈路測試
首先針對SFP+數(shù)據(jù)鏈路，利用Vivado軟件中IBERT IP核對萬兆以太網(wǎng)的速率進(jìn)行測試。使用光纖將TX和RX端環(huán)回互連，測試編碼使用PRBS-31。圖5-6(I)是使用千兆光纖，可見眼圖飽滿，信號完整性好。圖 5-6(II)是使用萬兆光纖，測試協(xié)議類型選用10GBase-R，當(dāng)數(shù)據(jù)速率是 10.3125Gbps 時測試收發(fā)數(shù)據(jù)鏈路，可見眼圖受制于自身速率和板材的損耗角影響，雖然不如千兆時飽滿，但測試結(jié)果誤碼率為0，能夠滿足需求。
? ? ? ? ? ? （I）? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?（II） 圖5-6 SFP+數(shù)字眼圖測試
5. PCIe數(shù)據(jù)鏈路測試
對于PCIe，如圖 5-7所示，在主機(jī)中識別到EP設(shè)備。
圖5-7?主機(jī)識別PCIe 設(shè)備 編寫測試程序，由主機(jī)與核心處理板環(huán)回發(fā)送接收數(shù)據(jù)，然后統(tǒng)計數(shù)據(jù)的傳輸速率。如表5-2所示，PCIe的寫存儲器平均速率是1467.6MB/s；PCI的讀存儲器平均速率是1665.2MB/s該結(jié)果符合設(shè)計要求。 表5-2 PCIe性能測試
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| 項目 | 1 | 2 | 3 | 4 | 5 |
| 寫存儲器 | 1475MB/s | 1472 MB/s | 1451 MB/s | 1434 MB/s | 1506 MB/s |
| 讀存儲器 | 1591MB/s | 1680 MB/s | 1687 MB/s | 1665 MB/s | 1703 MB/s |
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6.系統(tǒng)功能測試
在完成對板上各模塊及功能測試后，對系統(tǒng)進(jìn)行級聯(lián)測試。系統(tǒng)的實(shí)物連接如圖5-8所示。 將用于信號產(chǎn)生的PC機(jī)的模擬信號輸出接口，用同軸線纜連接到核心處理板的一路信號接口，同時，用同軸線纜連接同步時鐘等其他相關(guān)信號到核心處理板。LCD顯示屏通過FFC/FPC軟排線連接到采集處理板上。在核心處理板上完成處理后的數(shù)據(jù)通過光纖連接到PC端。 ? 連接好系統(tǒng)后，給核心處理板上電，負(fù)責(zé)收發(fā)的兩臺PC機(jī)開機(jī)。在如圖5-9所示的LCD觸摸液晶屏的界面上設(shè)置相關(guān)參數(shù)。
圖5-9 LCD參數(shù)設(shè)置界面 將發(fā)送端的上位機(jī)打開，設(shè)置各項參數(shù)，發(fā)送模擬核磁共振信號。如圖5-10所示。
圖5-10 發(fā)送端上位機(jī)界面 將接收端上位機(jī)打開，調(diào)入自動保存的文件，可以看到恢復(fù)出來的圖像。如圖5-11所示。
圖5-11?接收端上位機(jī)界面 ?
審核編輯：黃飛
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工商網(wǎng)監(jiān)
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