基于RFSoC FPGA的可擴(kuò)展超導(dǎo)量子計(jì)算機(jī)控制系統(tǒng)

ICARUS-Q：一種基于RFSoC的可擴(kuò)展超導(dǎo)量子計(jì)算機(jī)控制系統(tǒng)

Park, Kun Hee ; Szen Yap, Yung ; Tan, Yuanzheng Paul ; Hufnagel, Christoph ; Hoang Nguyen, Long ; Lau, Karn Hwa ; Efthymiou, Stavros ; Carrazza, Stefano ; Budoyo, Rangga P. ; Dumke, Rainer

eprint arXiv:2112.02933，December 2021?

摘要

本文基于Xilinx射頻片上系統(tǒng)器件（RFSoC）給出了超導(dǎo)量子比特的控制和測量裝置。裝置分為四個(gè)部分：多個(gè)RFSoC FPGA板、多板DAC和ADC通道同步裝置、給量子位提供偏置的低噪聲直流電流源以及用于支撐遠(yuǎn)程實(shí)驗(yàn)的云訪問能力。該系統(tǒng)不需要微波混頻器。FPGA板的16個(gè)DAC通道在第三Nyquist區(qū)直接生成微波脈沖，八個(gè)ADC通道則在第五和第九區(qū)之間直接采樣。

I.?概述

稀釋制冷機(jī)中的超導(dǎo)量子比特需要依靠工作在室溫中電子器件來控制和測量。典型的超導(dǎo)量子比特的躍遷能的變化頻率為GHz量級，需要可變且精準(zhǔn)的微波信號生成和檢測來進(jìn)行控制和測量。量子比特的數(shù)量增加時(shí)，需要的微波通道數(shù)量也線性增加。所以，必須設(shè)計(jì)一個(gè)可擴(kuò)展、緊湊、有性價(jià)比，同時(shí)保有精度、速度和功能的量子比特控制系統(tǒng)。

除了傳統(tǒng)的上下變頻的微波電路外，基本量子比特控制系統(tǒng)還有由數(shù)模轉(zhuǎn)換器（DAC）、模數(shù)轉(zhuǎn)換器（ADC）和恒流源組成的；DAC生成的微波脈沖會進(jìn)入制冷機(jī)，ADC把從制冷機(jī)出來的模擬信號數(shù)字化，電流源給量子比特提供偏置。一些早期的用于電子旋轉(zhuǎn)和超導(dǎo)量子比特的微波控制系統(tǒng)選用臺式的任意波形發(fā)生器（AWG）來生成微波[2-7]。而近來大家更喜歡使用現(xiàn)場可編程門陣列FPGA[8-15]，因?yàn)樗耐ǖ罃?shù)更多（即每個(gè)通道的成本更低），功能多，形態(tài)也更靈活。一般來說，每個(gè)量子比特需要兩個(gè)DAC通道來驅(qū)動(dòng)；五個(gè)或以上的量子比特會共享一個(gè)額外的DAC通道，用于頻率復(fù)用讀出方案[16-18]。

Xilinx的FPGA家族——Zynq Ultrascale+片上射頻系統(tǒng)（RFSoC）[19]擁有很多適用于量子比特的控制和測量的特色，包括：單個(gè)芯片內(nèi)多路獨(dú)立DAC和ADC通道、高采樣率、通道間同步能力。該器件內(nèi)部還具備包含正交混頻器和48位數(shù)控振蕩器的數(shù)字上下變頻器。出于較高的集成度，RFSoC成本低、占用空間小，特別適合雷達(dá)[20]通信[21]和量子計(jì)算[22-24]等應(yīng)用。

這里，我們基于多個(gè)互相同步的XCZU29DR FPGA板開發(fā)了一個(gè)可擴(kuò)展系統(tǒng)，每個(gè)單板擁有16個(gè)6.554GS/s的DAC通道和16個(gè)2.058GS/s的ADC通道，工作時(shí)無需模擬I/Q混頻器。

II. 實(shí)現(xiàn)

圖1. 總體電路示意圖

如圖1所示，裝置由若干部分組成。代號ICARUS-Q（可擴(kuò)展量子處理器集成控制讀出單元）的FPGA板，運(yùn)行Linux嵌入式內(nèi)核，通過以太網(wǎng)接收命令和收發(fā)數(shù)據(jù)。在實(shí)驗(yàn)中，DAC信號在高階Nyquist區(qū)[13]的鏡像實(shí)現(xiàn)GHz范圍的量子位轉(zhuǎn)換，并用ADC以較低采樣率對高頻信號直接采樣。使用一個(gè)主振蕩器和同步到該主振蕩器的觸發(fā)信號來讓多個(gè)FPGA板相互同步。對于可調(diào)超導(dǎo)量子比特，約瑟夫森結(jié)用DC-SQUID環(huán)來替代。這讓量子比特可用磁通量來偏置，該磁通量由靠近環(huán)路的一根電流線耦合過來的。為了支持這些特征，系統(tǒng)集成了低噪聲DC電流源來進(jìn)行量子位偏置。FPGA板、觸發(fā)源和電流源都連接到計(jì)算機(jī)上。計(jì)算機(jī)上的監(jiān)控程序負(fù)責(zé)與和云服務(wù)器通信以進(jìn)行遠(yuǎn)程實(shí)驗(yàn)。

FPGA板采用貨架產(chǎn)品，單板包含一片XCZU29DR RFSoC器件（圖2）。該器件有16個(gè)十四位DAC差分接口和16個(gè)十二位ADC差分接口。所有DAC和ADC通道都使用巴倫（支持頻率10MHz-8GHz）和SSMC端口（支持頻率最高12.4GHz）轉(zhuǎn)換成單端信號接口。

圖2. ICARUS-Q的FPGA板

圖3. FPGA板的框圖和對外接口

在本裝置中，需要的DAC通道比ADC通道多。為了把更多有限的FPGA BlockRAM資源分配到DAC，我們把ADC活躍通道的數(shù)量減少到8個(gè)。FPGA板也有固定內(nèi)存（4G）和SODIMM DDR4模塊（可達(dá)到16GB），在目前的設(shè)計(jì)中并沒有用到。

A. FPGA邏輯

FPGA邏輯負(fù)責(zé)讓數(shù)據(jù)在計(jì)算機(jī)和量子處理器之間流動(dòng)（圖3）。在外觸發(fā)的激勵(lì)下，ADC和DAC執(zhí)行數(shù)據(jù)和信號之間的轉(zhuǎn)換。系統(tǒng)中包含一個(gè)二級時(shí)鐘分配邏輯，用于ADC和DAC的相位同步。FPGA還連接到以太網(wǎng)、micro-SD卡、板上的DDR內(nèi)存等設(shè)備和接口。

1. DAC波形生成的FPGA邏輯

任意波形產(chǎn)生依靠RFSoC DAC實(shí)現(xiàn)（見圖4）。芯片內(nèi)的四個(gè)DAC片（DAC tiles）提供了總共16個(gè)DAC通道。為了在單個(gè)板內(nèi)確保所有DAC的同步輸出，利用RFSoC內(nèi)的多片同步邏輯來校準(zhǔn)片間傳輸斜移。

波形數(shù)據(jù)載入PL-DDR內(nèi)存后，開始產(chǎn)生DAC數(shù)據(jù)流。PL-DDR內(nèi)存是一個(gè)硬件SODIMM內(nèi)存模塊，和PL-FPGA相連。波形數(shù)據(jù)會進(jìn)入每個(gè)DAC通道的AXI流型FIFO。由于內(nèi)部BlockRAM的容量限制，單個(gè)FIFO能儲存的每通道波形樣本是65536個(gè)采樣點(diǎn)。

DAC波形回放支持環(huán)回功能。啟動(dòng)后，它不需要從主機(jī)再次載入波形數(shù)據(jù)就能讓波形重新載入到FIFO，從而減少了一下次DAC回放重啟的時(shí)間。

波形數(shù)據(jù)載入到每個(gè)通道的FIFO后，系統(tǒng)會等待外部控制邏輯的外部觸發(fā)事件，然后開始DAC波形回放。外部控制邏輯的觸發(fā)信號適用所有DAC通道，所以所有信號可以從SSMC連接器同步輸出。外部控制邏輯同樣支持波形數(shù)據(jù)交換，8個(gè)上部通道的波形能交換到8個(gè)下部通道，以支持更高級的脈沖序列。

圖4. DAC波形生成的FPGA邏輯

2. ADC波形獲取的FPGA邏輯

波形獲取系統(tǒng)由RFSoC的8個(gè)ADC通道構(gòu)成（圖5）。模擬輸入通過SSMC連接器注入RFSoC的ADC。ADC持續(xù)地把輸入波形數(shù)字化，并在外部觸發(fā)信號驅(qū)動(dòng)下流入AXI流型FIFO。

圖5. ADC波形獲取的FPGA邏輯

每當(dāng)外部觸發(fā)信號到達(dá)， 每個(gè)ADC通道的65536個(gè)數(shù)字化波形數(shù)據(jù)就會儲存在FPGA的FIFO中。儲存在FIFO中的數(shù)據(jù)會被轉(zhuǎn)移到外部DDR4 SODIMM，等待ZYNQ處理器系統(tǒng)（PS）的后續(xù)處理。根據(jù)后續(xù)分析的設(shè)置，數(shù)據(jù)可以以HEX或ASCII的文件格式儲存。獲取的數(shù)據(jù)完全轉(zhuǎn)移到ZYNQ處理器系統(tǒng)后，ADC會重新待命等待下一次觸發(fā)。

B. 微波的生成和檢測

DAC輸出的任意波形由65536個(gè)樣本以最大6.144GS/s的可變采樣率生成。在最大采樣率下，該數(shù)據(jù)量相當(dāng)于波形時(shí)間長度約10μs。ADC會儲存同樣數(shù)量的樣本，但是采樣率為1.96608GS/s，相當(dāng)于波形時(shí)長33μs。觸發(fā)DAC通道后，會有最小30μs的延遲，然后再觸發(fā)下一個(gè)脈沖。為了進(jìn)一步評估DAC和ADC的性能，我們進(jìn)行了相關(guān)的測試，以下是一些分析結(jié)果。

1. 任意波形生成

在一個(gè)典型的量子計(jì)算機(jī)實(shí)驗(yàn)裝置中，通常會使用矩形或高斯形脈沖，但任意相位和振幅信號[27，28]的脈沖也會經(jīng)常使用。一些量子信息處理應(yīng)用要求使用無門控信號，比如最優(yōu)控制理論[29-31]、絕熱量子計(jì)算、持續(xù)可變量子計(jì)算等[32]。為了驗(yàn)證真實(shí)的任意波形生成能力，我們用粉紅噪聲測試了DAC，并把生成的信號和計(jì)算出來的波形數(shù)據(jù)點(diǎn)進(jìn)行了比較（圖6）。粉紅噪聲波形是用Voss算法[33]生成的，DAC以兩個(gè)不同的采樣率1.96608GS/s、6.144GS/s生成信號。兩種波形都由ADC以1.96608GS/s進(jìn)行采樣。

圖6. 粉紅噪聲的DAC生成和ADC采樣效果

在圖6(a) (b)，DAC樣本和ADC數(shù)據(jù)分別在頻域內(nèi)標(biāo)出。除了1MHz以下，兩個(gè)頻譜包絡(luò)基本吻合。這主要是因?yàn)殡娐分邪蛡惼骷闹С诸l率范圍是10MHz-8GHz，低于10MHz的頻率都減弱了，類似于高通濾波器。在圖6(b)中，當(dāng)DAC以6.0144GS/s運(yùn)行時(shí)，DAC噪聲譜會達(dá)到3.072GHz的Nyquist頻率，而ADC因?yàn)榍凡蓸?，其噪聲譜只能達(dá)到983.04MHz。此外，以6.144GS/s生成的信號只持續(xù)10μs左右（其余的ADC數(shù)據(jù)都接近0），這讓ADC頻域幅度偏低。

2. 高Nyquist區(qū)的性能評估

Shannon-Nyquist采樣理論指出可以在頻率低于一半采樣率的情況下正常生成或采樣一個(gè)信號。這個(gè)頻率閾值叫做Nyquist頻率。離散時(shí)間生成或采樣信號會產(chǎn)生鏡像，這些鏡像會在Nyquist頻率的倍數(shù)范圍重復(fù)反射展開[13，34]。頻域的每一段通常被叫做一個(gè)Nyquist區(qū)。經(jīng)過精心設(shè)計(jì)，可以在不升級現(xiàn)有器件的情況下利用第一區(qū)以上的頻率區(qū)間[13，23，35]。

然而，其中會有一些掣肘因素。設(shè)時(shí)域內(nèi)的電壓為：

受到重建波形r(t)的影響[13]，v(t)的傅里葉變換是：

其中，R(ω)是一個(gè)由DAC運(yùn)行模式?jīng)Q定的sinc函數(shù)[36]。這里使用的RFSoC支持兩個(gè)模式：非歸零（NRZ）模式和混合模式。傅里葉空間中相應(yīng)的重建波形是兩個(gè)不同的sinc函數(shù)：

和

所以，使用ADC的高Nyquist區(qū)時(shí)，我們認(rèn)為信噪比（SNR）會有一定程度的降低。為了研究這個(gè)問題，我們用ADC以1.96608GS/s去采樣高頻率區(qū)的各種信號，并在ADC的第一區(qū)內(nèi)生成800MHz的鏡像。我們比較了微波合成器生成信號和RFSoC DAC發(fā)出信號的SNR。在這些測試中，DAC模式被設(shè)為普通模式（NRZ）。

RFSoC DAC的800MHz信號在ADC采樣率的第一Nyquist區(qū)，測得SNR≈2×103（見圖7）。7.06432GHz的信號，800MHz的第八Nyquist區(qū)鏡像，在典型量子比特躍遷頻率的相似范圍。在這個(gè)頻率下，測出的SNR約為4×102，第一區(qū)800MHz低5倍左右。

圖7. 用ADC測得的SNR

3. 功率和頻率的關(guān)系

使用高Nyquist區(qū)的方法會導(dǎo)致信號功率與頻率之間有關(guān)聯(lián)。超導(dǎo)量子比特需要在特定的頻率下控制和讀出的。我們需要研究DAC Nyquist區(qū)之間的功率變化關(guān)系。我們使用譜頻分析器測量了DAC輸出功率，譜頻分析器的范圍是4.5GHz到10GHz，這是超導(dǎo)量子比特及其諧振器的典型范圍[37，38]。結(jié)果如圖8。虛線是實(shí)測結(jié)果，實(shí)線是理論參考值。

圖8. 不同DAC工作模式的跨區(qū)間功率/頻率特性

對于普通模式（NRZ），如我們所預(yù)料，輸出功率在6.0144GHz時(shí)開始明顯下降。在7-10GHz之間，平均功率是-24.1±2.4dBm；在7-9GHz之間（按照標(biāo)準(zhǔn)偏差），會略微上升到-23.1±1.5dBm。與微波合成器或高端任意波形發(fā)生器相比，這樣的功率變化有點(diǎn)大，然而這種誤差幅度不會造成很大問題，因?yàn)榱孔颖忍貢诠潭l率下周期性的被測量和校準(zhǔn)。對于混合（Mix）模式，功率下降發(fā)生在12.288GHz（采樣率的兩倍）。這個(gè)模式的平均功率是7-10GHz之間-20.4±5.7dBm，7-9GHz之間-16.9±2.3dBm。輸出功率實(shí)測值在高頻率比理論值有明顯下降，主要原因是板上巴倫的支持頻率范圍（10MHz-8GHz）較低。

C. 反饋控制

如果能實(shí)時(shí)切換波形（納秒級別），就能在量子電路運(yùn)行時(shí)糾正量子比特狀態(tài)。RFSoC整合了硬件觸發(fā)信號切換波形的能力。收到切換觸發(fā)信號后，上部（0-8）DAC通道的輸出會在幾納秒內(nèi)切換到下部（9-16）DAC通道（圖9）。使用快速讀出系統(tǒng)來激活切換觸發(fā)信號，糾正脈沖能根據(jù)量子比特狀態(tài)發(fā)送到合適的通道。

圖9. 用硬件觸發(fā)信號進(jìn)行DAC回放切換

D. 多通道和多板操作

多個(gè)DAC和ADC通道需要在時(shí)間和相位同步的情況下輸出波形。我們必須做到兩種同步：（1）板內(nèi)、通道間同步；（2）板間同步。

在板內(nèi)，通道間同步是通過固件中的多片同步邏輯實(shí)現(xiàn)的，利用板上鎖相環(huán)把通道輸出鎖到外部基準(zhǔn)時(shí)鐘。板間同步是通過把單個(gè)主振蕩器分配給所有板，這樣它們就有相同的基準(zhǔn)時(shí)鐘信號來進(jìn)行同步。用DAC和ADC同步生成和采樣波形，會用到硬件觸發(fā)器。使用D型觸發(fā)器把觸發(fā)信號同步到基準(zhǔn)時(shí)鐘信號，這樣，收到觸發(fā)信號后，DAC（ADC）輸出波形的時(shí)間是一致、可預(yù)測的。

圖10. 同步電路

通過D觸發(fā)器驅(qū)動(dòng)多片同步邏輯和觸發(fā)信號，兩塊RFSoC板上的DAC輸出是同步的（圖11）。觸發(fā)信號中的振蕩是時(shí)鐘信號從觸發(fā)器漏出造成的，但不影響RFSoC板的觸發(fā)接收。板B的微延遲是觸發(fā)分配路徑的長度不同造成的——通過精確匹配纜線長度就能糾正（或者在軟件中引入延遲）。

圖11. 示波器測得的同步觸發(fā)信號和多路DAC輸出

E. 低噪聲直流偏置電路

為了驅(qū)動(dòng)用于調(diào)諧量子比特空閑頻率的偏置電流，我們開發(fā)了一個(gè)低噪聲雙極性電源，可通過主計(jì)算機(jī)的軟件控制。設(shè)計(jì)過程中我們考慮了這些因素：（1）超低噪聲：電流中的任何噪聲都會直接影響量子比特的相干性，電源的噪聲應(yīng)該盡可能小。（2）超低電流漂移：電流中的任何漂移都會直接改變量子比特的特性，所以應(yīng)該抑制漂移。（3）電流帶寬：基于設(shè)計(jì)，通過SQUID環(huán)的單位磁通量變化基本上會造成電流亞毫安到幾毫安之間的變化。電流源的電流范圍需要能夠支持生成至少一個(gè)單位的磁通量。此外，電流源應(yīng)該是雙極的。（4）自動(dòng)化：通過USB或以太網(wǎng)這樣的標(biāo)準(zhǔn)協(xié)議能控制電流源，這樣才能把它整合到軟件工作流程中。

圖12. 電流源的工作機(jī)理

1. 電流控制電路

在設(shè)計(jì)中，我們按照了文獻(xiàn)39，并作了一些修改。圖13是裝置的簡化圖，為了表達(dá)更清楚，供電電源、去耦電容、連接器等都省略了。

圖13.電流控制電路

電流控制器的核心是一個(gè)設(shè)置為積分器的運(yùn)算放大器。使用取樣電阻Rsense來取樣放大器的輸出電流，把電流轉(zhuǎn)換成電壓Vsense。電壓Vset減去Vsense得到反饋信號，用于對電流的積分控制。此處，放大器自身就是一個(gè)積分器。電路的每個(gè)部分都必須低噪聲、低漂移。為了取樣電流，我們選擇500Ω溫度系數(shù)為±2ppm/℃的金屬箔電阻。為了獲取Vsense，首先使用零漂移運(yùn)算放大器緩沖感測電阻的兩端。

為了生成設(shè)定電壓Vset，我們使用了分辨率為16位的串行接口DAC。并在雙極模式下運(yùn)行該DAC，可把輸出電壓設(shè)定為-Vref到+Vref。這里Vref是提供給DAC的基準(zhǔn)電壓。Vref要低噪聲、低漂移，這非常重要，因?yàn)樗苯佑绊戄敵鲭娏鳌?/p>

2. 電流供給性能

圖14. 電流源的高頻幅度噪音

為了確定電源的噪音和穩(wěn)定性，對電流幅度噪音進(jìn)行了測量，并通過測量電源的艾倫偏差來觀察其長期表現(xiàn)。進(jìn)一步的，我們通過調(diào)節(jié)超導(dǎo)量子比特的頻率驗(yàn)證了電源性能。

把1mA的電流DC耦合到12位數(shù)字示波器的50Ω輸入端，以此來評估電流噪音和艾倫偏差。為了確定電流噪音，測得電壓以2MS/s的采樣率和30s的測試時(shí)間數(shù)字化。示波器的幅度范圍設(shè)為80mV，對應(yīng)的電流分辨率為390nA。我們根據(jù)時(shí)域數(shù)據(jù)用快速傅里葉變換（FFT）計(jì)算了電流幅度噪音。圖14顯示了一個(gè)典型的電流幅度噪音頻譜。

圖15. 電流源的穩(wěn)定性

為了評估電源的穩(wěn)定性，我們以500S/s的采樣率對電流進(jìn)行了長期測量。示波器的滿幅度范圍設(shè)為40mV，對應(yīng)的電流分辨率為195nA。根據(jù)時(shí)域數(shù)據(jù)計(jì)算了分?jǐn)?shù)重疊阿倫偏差。圖15（藍(lán)線）顯示了18小時(shí)長期測量的電流阿倫偏差。可以看出來，平均500s的時(shí)間，源的零偏穩(wěn)定性約為4×10-4。為了比較，我們還繪出了白噪音源斜線（點(diǎn)劃線）。對于較小的平均時(shí)間，電流源的阿倫偏差和白噪音是一致的。

圖16. 超導(dǎo)Transmon量子位在不同偏置電流下的透射譜

確定了電源的噪聲表現(xiàn)后，我們測試了其偏置超導(dǎo)電路的能力。此例中，我們測量了一個(gè)腔的傳輸，這個(gè)腔被分散耦合到一個(gè)可調(diào)超導(dǎo)transmon量子位。由于是分散耦合，量子位頻率的變化會直接造成腔共振頻率的變化。我們測試了各種量子位偏置電流的腔透射譜。圖16是電流范圍-2.0mA到+2.0mA的腔透射2D圖?？梢钥吹?，共振器的頻率隨施加的偏置電流而發(fā)生變化[40]。在測試的電流范圍，我們觀察到大概有3個(gè)量子位頻率振蕩周期。這說明該電源適用于線性偏置超導(dǎo)量子位，而且噪音很低。

F.軟件控制和云訪問

本節(jié)介紹基于云端的RFSoC脈沖序列控制軟件的實(shí)現(xiàn)。

1.?軟件控制

如第II部分所述，本項(xiàng)目中的RFSoC板具有板卡配置、外時(shí)鐘鎖定、通道同步、FPGA啟動(dòng)等命令。

這些命令由一臺中央計(jì)算機(jī)通過SSH協(xié)議執(zhí)行。我們定義一個(gè)叫IcarusQ的Python類來完成用戶自定義波形數(shù)據(jù)的注入RFSoC、處理來自ADC的數(shù)據(jù)以及執(zhí)行其它命令。這個(gè)類就成為了遠(yuǎn)控端與RFSoC之間的接口。因?yàn)槭荘ython寫的，所以可以與Python下的各種儀器包，例如PyVISA[41]、QCoDeSp[42]和PythonIVI[43]等，一起使用。

工作軟件與其它設(shè)備，例如RFSoC板的觸發(fā)源，通過特定的接口連接，能夠觸發(fā)ADC和DAC工作。在其上有定義了一個(gè)Python函數(shù)IcarusQ-Executor來運(yùn)行脈沖實(shí)驗(yàn)。該函數(shù)先設(shè)置用戶自定義觸發(fā)時(shí)序、重復(fù)次數(shù)和脈沖序列。然后，它啟動(dòng)設(shè)備工作并且發(fā)出脈沖序列。最后，它返回FPGA ADC的數(shù)據(jù)。

2.云訪問

IcarusQ-Executor的輸入輸出被妥善定義后，我們就可以將其運(yùn)行為云服務(wù)以實(shí)現(xiàn)遠(yuǎn)程實(shí)驗(yàn)。圖17中展示了云平臺遠(yuǎn)程控制實(shí)驗(yàn)裝置的方式。我們使用了Flask服務(wù)器[44]和Redis數(shù)據(jù)庫[45]作為用戶與工作機(jī)之間的媒介。當(dāng)前的軟件部署還用到了Qibo框架[48]。

圖17. 云訪問軟件部署

III. 結(jié)論

我們的超導(dǎo)量子比特控制和測量裝置基于如下的設(shè)計(jì)思想：可擴(kuò)展、盡量減少微波元件和儀器、可遠(yuǎn)程控制。最終，我們選用了RFSoC器件，基于其16通道ADC和DAC實(shí)現(xiàn)高采樣率下的5-8GHz微波信號直接產(chǎn)生和檢測。這使得我們避免使用模擬IQ混頻器并省去了對混頻器的反復(fù)校準(zhǔn)工作。我們還設(shè)計(jì)了一套將多個(gè)FPGA板同步在一個(gè)主時(shí)鐘并觸發(fā)所有ADC和DAC通道的電路。遠(yuǎn)程訪問能力依靠服務(wù)器上的數(shù)據(jù)庫API實(shí)現(xiàn)，使得用戶可以遠(yuǎn)程發(fā)送命令和獲取結(jié)果。

在短期內(nèi)，有若干項(xiàng)改進(jìn)正在被考慮。RFSoC上更多的功能將被用起來。隨著大量功能被集成入單芯片中，可以開始考慮將設(shè)備從室溫環(huán)境移入稀釋制冷機(jī)中[48]以獲得更好的信噪比并簡化與室溫系統(tǒng)的連接關(guān)系。為了獲得更多的采樣數(shù)據(jù)，我們還將研究內(nèi)存優(yōu)化技術(shù)，嘗試更快的DDR RAM。這些工作將在下一代更先進(jìn)的器件發(fā)布后開展。

參考文獻(xiàn)

該文共列出48篇參考文獻(xiàn)，此處略。

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譯文就是這樣，聊聊感想。相信不少朋友會一拍大腿，哎呀這不就是一臺沖著冰箱發(fā)功的雷達(dá)嘛。

除了低噪聲電流源以外，這套裝置本質(zhì)上是一個(gè)多通道的高速射頻信號播放和采集系統(tǒng)，而類似的技術(shù)在雷達(dá)、通信、儀器儀表等領(lǐng)域中是普遍用到的。文中提到的RFSoC器件當(dāng)下就在各種陣列化高速信號采集播放和處理的相關(guān)領(lǐng)域中被廣泛用到，貨架產(chǎn)品形態(tài)層出不窮。

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從學(xué)習(xí)和研究的角度看，通過本文，我們發(fā)現(xiàn)一臺量子計(jì)算的控制和測量裝置中除了量子本身相關(guān)的理論以外基本都是電子工程師耳熟能詳?shù)母拍?，ADC、DAC、FPGA、奈奎斯特采樣定理、傅里葉變換、功率譜、白噪聲、阿倫偏差、恒流源、運(yùn)算放大器、巴倫、偏置器等等。如果回望大學(xué)時(shí)所學(xué)，那不就是模擬電路、數(shù)字電路、可編程邏輯、數(shù)字信號處理、概率和統(tǒng)計(jì)等等課程嘛。所以，如前所說，科學(xué)是結(jié)構(gòu)化的體系，先進(jìn)的裝置和前沿的研究終究都會落實(shí)到各項(xiàng)成熟且具體的技術(shù)和工具?？梢韵嘈?，我們過去和現(xiàn)在所學(xué)所想在未來也必有其價(jià)值。
審核編輯：黃飛