如何在FPGA上快速搭建以太網(wǎng)？

LWIP 是使用裸機設計以太網(wǎng)的良好起點，在此基礎上我們可以輕松調整軟件應用程序以提供更詳細的應用程序。LWIP Echo 服務器的使用首先使我們能夠確定底層硬件設計是否正確。

此設計的核心是 Vivado IP 中的 AXI Ethernet Lite IP 模塊（我在該項目中使用Vivado 2023.1）。AXI Ethernet Lite IP 適用于 10 或 100 Mbps 以太網(wǎng)鏈路。這提供了一個資源很少的以太網(wǎng)接口，對于我們低成本的設備（例如 Artix 7 FPGA）來說是理想的選擇。通過簡單的以太網(wǎng)接口，設計人員可以使用以太網(wǎng)對最終應用進行命令和控制。

為了驗證這一IP，將使用 Arty A7-35T 板。創(chuàng)建項目后，創(chuàng)建框圖，從 IP Designer 的 Board 選項卡添加以下 IP

可以使用 Git Repo 中存儲的 TCL 腳本重新創(chuàng)建完整的設計。關鍵設計點包括使用 DDR 時鐘輸出為除 AXI Ethernet Lite IP 模塊（時鐘頻率為 100 MHz）之外的所有 AXI 網(wǎng)絡提供時鐘。

DDR 的系統(tǒng)時鐘頻率為 100 MHz，參考時鐘頻率為 200 MHz。DDR 接口運行頻率為 324.99 MHz，其接口頻率為大多數(shù) AXI 接口頻率的 1/4 (81.2475MHz)。

除了 AXI Ethernet Lite IP 之外，我們還需要提供 25MHz 參考時鐘來配置以太網(wǎng) Phy。

Vivado 中的設計如下所示。

有了可用的比特流，從 Vivado 導出XSA，并為 Vitis 中新應用項目導入XSA。

以 MicroBlaze 處理器為目標并選擇 LWIP Echo Server 應用程序。

創(chuàng)建項目后，可以構建應用程序和平臺。請注意，在 Vitis 2023.1 中編譯 LWIP 時，xadaptor.c 文件中存在錯誤，第 388 行有兩個狀態(tài)聲明，分別為 16 位和 32 位變量。如果發(fā)生這種情況，請注釋掉 16 位聲明并重新編譯設計。

將 Arty A7 板通過網(wǎng)線連接到 PC 后，可以在 Arty A7 板上下載并運行應用程序。

終端將輸出 IP 地址并提供發(fā)送到端口 7 的所有命令。

為了能夠通過 Telnet 連接到 Arty A7，我們需要首先將主機的 IP 地址配置為與 Arty A7 類似。

主機上的 IP 設置正確后，我們可以打開與 Arty Board 的 Telnet 會話并發(fā)送要回顯的命令。

最好將終端程序設置為執(zhí)行本地回顯并將 CR/LF 附加到消息中。

然后我們可以輸入文本并觀看它的回顯。

今天的歷程差不多就這樣，這為我們開發(fā)以太網(wǎng)應用提供了一個良好的起點，后續(xù)我們就可以開發(fā)新的以太網(wǎng)項目。

審核編輯：劉清