怎么去設(shè)計(jì)一個(gè)基于FPGA的二進(jìn)制比較器呢？

前一篇文章我們介紹了通過(guò)小腳丫FPGA核心開(kāi)發(fā)板來(lái)進(jìn)行門(mén)電路的實(shí)驗(yàn)過(guò)程。當(dāng)然，我們還可以畫(huà)出更多復(fù)雜的門(mén)電路組合，并且通過(guò)小腳丫FPGA輕松實(shí)現(xiàn)對(duì)應(yīng)的輸入/輸出特性的定義?，F(xiàn)在，我們利用小腳丫來(lái)學(xué)習(xí)更多具有特定功能的實(shí)用組合邏輯電路。

本篇中，我們希望設(shè)計(jì)一個(gè)二進(jìn)制比較器，通過(guò)小腳丫FPGA搭建實(shí)驗(yàn)電路并驗(yàn)證結(jié)果。

顧名思義，二進(jìn)制比較器就是比較兩個(gè)二進(jìn)制數(shù)的大小，因此對(duì)于一個(gè)兩位輸入的比較器來(lái)說(shuō)，其輸出結(jié)果不外乎有小于，大于和等于三種可能。因此我們列出這個(gè)電路的真值表。

表1 二進(jìn)制比較器真值表

相信學(xué)習(xí)過(guò)數(shù)字電路課程的同學(xué)都知道如何將該電路進(jìn)行邏輯運(yùn)算，化簡(jiǎn)并畫(huà)出對(duì)應(yīng)的門(mén)電路組合，因此該步驟我們不在此過(guò)多贅述，直接上圖。

圖1 電路圖

圖2 門(mén)電路組合

通過(guò)Verilog代碼，我們對(duì)該電路進(jìn)行硬件描述。這次我們采用Data-flow的寫(xiě)法，代碼中出現(xiàn)的!&^等符號(hào)，實(shí)際上就是等于同直接對(duì)數(shù)據(jù)進(jìn)行邏輯運(yùn)算，并分別對(duì)應(yīng)NOT, AND, OR。希望大家之后對(duì)這些符號(hào)的熟悉程度就如同看￥$€等符號(hào)一樣親切。

module comparer1
    (
      inputwire A,           //定義輸入的兩個(gè)數(shù)a、b
      inputwire B,
      outputwire Y2,     //定義三種輸出結(jié)果對(duì)應(yīng)的led
      outputwire Y0,
      outputwire Y1
    );
    
    assign Y2 =(!A) & B;    //對(duì)應(yīng)A< B
    assign Y1 = A & (!B);    //對(duì)應(yīng)A >B
    assign Y0 =!(A^B);      //對(duì)應(yīng)A=B
    
  endmodule

在完成代碼編譯后，我們將輸入變量A和B以及輸出變量Y2,Y1,Y0分別對(duì)應(yīng)至小腳丫的板載外設(shè)上。

表2 各變量對(duì)應(yīng)小腳丫相應(yīng)引腳

這樣，我們就在小腳丫上構(gòu)建了一個(gè)二進(jìn)制比較器，我們可以通過(guò)調(diào)節(jié)輸入編碼開(kāi)關(guān)，并觀(guān)察LED燈的現(xiàn)象來(lái)驗(yàn)證我們的設(shè)計(jì)。

文章的最后我們提兩個(gè)問(wèn)題：

1.如果我們將開(kāi)關(guān)SW1, SW2撥至如下圖所示，L1,L2,L3所對(duì)應(yīng)的狀態(tài)應(yīng)該是怎樣的？

注意：小腳丫板載的LED是低電平點(diǎn)亮，也就是說(shuō)，當(dāng)輸出為1時(shí)，LED熄滅，反之則亮。

圖3

2.假如現(xiàn)在小腳丫上L2、L3處于點(diǎn)亮狀態(tài)，那么撥碼開(kāi)關(guān)SW1和SW2現(xiàn)在應(yīng)該是什么狀態(tài)？（圖中將撥碼開(kāi)關(guān)放置中間未知僅為示意作用，實(shí)際不存在中間狀態(tài)）。

圖4

是不是入手很簡(jiǎn)單，隨后能夠很方便地做擴(kuò)展和結(jié)果驗(yàn)證？