簡易AM信號(hào)調(diào)制的FPGA實(shí)現(xiàn)過程簡單講解

首先，為什么是AM信號(hào)的調(diào)制過程，是因?yàn)樵诙虝r(shí)間情況下，AM信號(hào)的實(shí)現(xiàn)相對簡單，而且上述提到的幾個(gè)模塊都可以得到使用和驗(yàn)證。

因?yàn)?a target="_blank">FPGA的價(jià)格因素，做課設(shè)/比賽使用最多的還是Altera的Cyclone系列板。所以，本文使用Quartus II 13.1 作為Verilog代碼綜合實(shí)現(xiàn)工具。

AM信號(hào)調(diào)制過程就不做過多介紹了，簡單來說，就是基帶信號(hào)和一個(gè)直流信號(hào)相加，然后與載波相乘。那么，在實(shí)現(xiàn)過程中，做了些許改變，先讓基帶信號(hào)與載波相乘，然后將截位后的信號(hào)與載波相加。如果想要實(shí)現(xiàn)更精細(xì)的AM信號(hào)調(diào)制（變更調(diào)制深度等參數(shù)），可以修改這個(gè)地方的先后順序。

AM公式表達(dá)如下：

NCO(DDS)的本質(zhì)是ROM表，ROM表存儲(chǔ)著正弦波的波形數(shù)據(jù)，相位精度代表波形數(shù)據(jù)的多少。根據(jù)phi_inc_i累加地址，ROM根據(jù)地址輸出波形數(shù)據(jù)，最后數(shù)據(jù)計(jì)算如下。

然后讓基帶和載波信號(hào)相乘，使用LPM_MULT IP核，設(shè)置好位寬，數(shù)據(jù)類型設(shè)為“signed”，設(shè)置流水線（增加clock），延遲設(shè)為1，便于后續(xù)通過時(shí)序檢查。

相乘輸出信號(hào)位寬為32位，保險(xiǎn)起見我們只截取最高位的符號(hào)位，再截取低位的數(shù)據(jù)。但是經(jīng)過上板測試和仿真，符號(hào)位實(shí)際上有很多位。當(dāng)然，這部分可以將符號(hào)位進(jìn)行優(yōu)化，或者設(shè)置一個(gè)模塊，根據(jù)輸入的參數(shù)輸出不一樣的截位信號(hào)，相當(dāng)于在調(diào)整調(diào)制深度。

同時(shí)，將載波信號(hào)延遲一個(gè)周期，與乘法器延遲一周期的信號(hào)做好時(shí)序?qū)R，然后經(jīng)過LPM_ADD_SUB IP核的加法運(yùn)算；同樣，LPM_ADD_SUB IP核設(shè)置好輸入信號(hào)位寬，數(shù)據(jù)類型設(shè)為“signed”，設(shè)置流水線，延遲設(shè)為1。

最后輸出的信號(hào)就可以經(jīng)過高速DAC輸出。整個(gè)調(diào)制過程就結(jié)束了。

仿真結(jié)果：

最后思考，可以在加法器和乘法器增加一個(gè)enable端口，IP核可以增加這個(gè)輸入信號(hào)；如果先加再乘，由于直流信號(hào)一般不會(huì)變動(dòng)，使能信號(hào)可以等待每次低速ADC或低速NCO數(shù)值更新再拉高一次；乘法器也可以使用使能信號(hào)控制，這樣的話性能可能沒有變化，功耗或許可降低些。

此外，使用VCS仿真NCO的nco.vo文件時(shí)，一直遇到一個(gè)問題，報(bào)錯(cuò)如下：

大概是說NCO生成的4個(gè)hex文件有問題，但是使用modelsim就沒這個(gè)問題了。