什么是門控時(shí)鐘？如何生成門控時(shí)鐘？

什么是門控時(shí)鐘？

Clockgating：在數(shù)據(jù)無效時(shí),將寄存器時(shí)鐘關(guān)閉的技術(shù)，能夠有效降低功耗， 是低功耗設(shè)計(jì)的重要方法之一。門控時(shí)鐘其實(shí)就是一個(gè)邏輯模塊，在寄存器的輸入數(shù)據(jù)無效時(shí)，將寄存器的輸入時(shí)鐘置為0，而此時(shí)寄存器值保持不變，此時(shí)沒有時(shí)鐘翻轉(zhuǎn)，避免了動(dòng)態(tài)功耗。

如何生存門控時(shí)鐘？

在IC設(shè)計(jì)中，編寫RTL代碼的時(shí)候，只要采用合理規(guī)范的編碼風(fēng)格，即可以通過EDA工具自行產(chǎn)生門控時(shí)鐘模塊。

舉例如下：

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推薦的風(fēng)格代碼在else分支忽略，此時(shí)意味著在data_vld無效時(shí)data_out保持不變，此時(shí)狀態(tài)與clock保持為0一致，因此具備生成門控時(shí)鐘的條件，而不推薦風(fēng)格代碼，在data_vld無效時(shí)data_out為0，不符合門控時(shí)鐘的狀態(tài)，因此無法生成門控時(shí)鐘。

上圖兩個(gè)電路圖均為推薦風(fēng)格代碼的映射電路圖，右側(cè)為采用門控時(shí)鐘設(shè)計(jì)的電路圖。采用推薦風(fēng)格代碼的代碼即可以通過EDA工具自行插入門控時(shí)鐘。

由于門控時(shí)鐘邏輯具有一定的開銷，因此數(shù)據(jù)寬度過小不適合做clockgating。一般情況下，數(shù)據(jù)寬度大于8比特時(shí)建議采用門控時(shí)鐘。

實(shí)際芯片使用的門控時(shí)鐘模塊是后端廠家專門設(shè)計(jì)的模塊單元，而不僅僅是圖上的簡(jiǎn)單設(shè)計(jì)。

門控時(shí)鐘設(shè)計(jì)：門控時(shí)鐘模塊

Gvi在IC設(shè)計(jì)中，經(jīng)常會(huì)用掉門控時(shí)鐘單元，在不使用某些模塊的時(shí)候使用門控時(shí)鐘單元鎖定時(shí)鐘，使得時(shí)鐘不跳變，從而降低功耗。

1、門控時(shí)鐘單元代碼verilog

模塊輸入信號(hào)分別為輸入時(shí)鐘，clk_in,輸出時(shí)鐘clk_out,使能信號(hào)en。

當(dāng)使能信號(hào)en==1時(shí)，表示時(shí)鐘不鎖定，輸入信號(hào)直接輸出，模塊功能類似：assign clk_in = clk_out。

當(dāng)使能信號(hào)en==0時(shí)，表示時(shí)鐘鎖定，輸出時(shí)鐘不跳變。

xxxxx_phy_lib_name是后端廠商提供的定制時(shí)鐘門控單元

2、門控時(shí)鐘單元使用注意事項(xiàng)：

1）使能信號(hào)en可配置，復(fù)位默認(rèn)值必須為1，

2）驅(qū)動(dòng)en的時(shí)鐘不能是被鎖定后的時(shí)鐘，即驅(qū)動(dòng)信號(hào)的時(shí)鐘要求永遠(yuǎn)是存在的

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module clk_gate
(
  input  clk_in ,
  input  clk_en,
  output clk_out
  );
  `ifdef ASIC_DESIGN
  wire     clk_out ;
  xxxxx_phy_lib_name xxxxx_phy_lib_name_u0
  (
  .O   (clk_out )，
  .phi (clk_in  ),
  .io  (1'b0    ),
  .i1  (clk_en  )
  );
  else
  `ifdef FPGA_DESIGN
  assign clk_out = clk_in ;
  else
  reg  clk_en_d1 ;
  wire clk_out ;
  always@(*) begin
   if(!clk_in)
     clk_en_d1=clk_en ;
   end
   assign clk_out= clk_en_d1&clkin;
   `endif
   `endif
   endmodule
   
   
   
   

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編輯：黃飛

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