嗨，大家好，只是一個(gè)簡(jiǎn)單的問(wèn)題。 FPGA編輯器是否有限制為包含嵌入式處理器（如PowerPC）的設(shè)計(jì)生成比特流？我問(wèn)的原因是因?yàn)槲以赑roject Navigator中創(chuàng)建了一個(gè)設(shè)計(jì)并運(yùn)行了PAR
2018-10-18 14:44:29
`請(qǐng)問(wèn)比特流是什么？`
2019-08-23 16:24:40
警告：Bitgen：26-Bitgen僅支持DRC，但不支持比特流生成 這個(gè)設(shè)備。如果獲得a有問(wèn)題，可能會(huì)發(fā)生這種情況 運(yùn)行bitgen的許可證，或者設(shè)計(jì)目標(biāo)是早期的設(shè)備 訪(fǎng)問(wèn)。警告：Bitgen
2018-11-15 11:26:35
）?，F(xiàn)在，當(dāng)我嘗試編譯時(shí)，只有比特流生成失敗：[Common 17-69]命令失?。捍嗽O(shè)計(jì)包含一個(gè)或多個(gè)不允許生成比特流的單元：i_system_wrapper / system_i
2019-01-02 14:53:44
1.為什么用USRP發(fā)送數(shù)字調(diào)制信號(hào)后，如FSK和QPSK，接收端解碼出來(lái)的比特流都是不對(duì)的？
2019-08-28 09:18:11
，我生成了比特流，我得到以下兩個(gè)錯(cuò)誤：[DRC NSTD-1]未指定的I / O標(biāo)準(zhǔn)：4個(gè)邏輯端口中有1個(gè)使用I / O標(biāo)準(zhǔn)（IOSTANDARD）值'DEFAULT'，而不是用戶(hù)指定的特定值。這可
2019-09-30 10:39:23
嗨，我在我的項(xiàng)目中使用10 gig IP。它與Vivado 2015.2一起工作（2個(gè)月前）?，F(xiàn)在，新的比特流生成后，同一程序無(wú)法正常工作。我現(xiàn)在在VLM中看到，版本限制列中有紅色標(biāo)記對(duì)應(yīng)于10 gig Ip。 （見(jiàn)附件）。可能是什么問(wèn)題以及如何解決這個(gè)問(wèn)題？
2020-05-14 08:58:19
（xczu7eg-ffvf1517-1-e），代碼實(shí)現(xiàn)并正確生成比特流。然而，當(dāng)我使用Xilinx平臺(tái)電纜II通過(guò)JTAG配置帶有比特流的設(shè)備時(shí)，我得到錯(cuò)誤Labtools 27-3303。 （分配給設(shè)備的比特流不正確
2020-06-09 14:24:42
新手，Vivado生成比特流的時(shí)候，出現(xiàn)了如下錯(cuò)誤，不知道什么意思也不知道該如何解決： [Route 35-3] Design is not routable as its congestion level is 6.
2017-06-07 20:57:43
錯(cuò)誤的比特流。今天我對(duì)我的項(xiàng)目進(jìn)行了一些小修改，然后比特流的生成失敗了。在合成和實(shí)現(xiàn)過(guò)程中沒(méi)有錯(cuò)誤，所以我認(rèn)為這個(gè)問(wèn)題不是由FPGA設(shè)計(jì)錯(cuò)誤引起的。誰(shuí)能給我一些建議？非常感謝你。問(wèn)候，通以上來(lái)自于谷歌翻譯以下
2018-12-18 10:45:31
你好，我只是想知道Xilinx是否有用于比特流加密的文檔（或教程）。 UG191的第33-35頁(yè)有一些簡(jiǎn)短的說(shuō)明，但我不知道Xilinx是否喜歡逐步實(shí)施。謝謝。強(qiáng)
2020-06-15 13:39:44
labview怎么導(dǎo)入視頻，然后再將其轉(zhuǎn)化為比特流？新手小白，求助各位大佬解答，最好能給個(gè)vi例子解釋一下，非常感謝
2023-10-18 23:58:07
大家好，我在設(shè)計(jì)中使用了Artix 7。更確切地說(shuō)，我使用的是XC7A35T-2FTG256I，但是我的資源不足。我想用aXC7A75T-2FTG256I替換它。我有兩個(gè)問(wèn)題：1）它是否真的是替代品，我已檢查數(shù)據(jù)表，它似乎是。2）如果我用兩個(gè)FPGA編譯完全相同的代碼，結(jié)果比特流會(huì)不同？謝謝，保羅
2020-08-17 06:15:11
嗨，我正在嘗試部分自我重新配置。想法是通過(guò)介質(zhì)將部分比特流發(fā)送到FPGA。FPGA接收它（在多個(gè)塊中）并將比特流寫(xiě)入ICAP。當(dāng)連接發(fā)生時(shí)，我的FPGA的行為會(huì)發(fā)生什么發(fā)送部分比特流中途消失了？我
2019-02-14 09:40:06
）; // Enregistrer l'étatOldData= DataRead; } return 0;}但是當(dāng)我構(gòu)建項(xiàng)目并生成比特流并且我使用Impact 11下載比特流時(shí)，我看不到結(jié)果！如何解決問(wèn)題？
2019-08-22 10:26:36
嗨，我試圖在Xilinx提供的UG744設(shè)計(jì)實(shí)例中使用加密的部分比特流執(zhí)行部分重配置。要做到這一點(diǎn)，我只是在BitGen中添加“-g encrypt”選項(xiàng)，并且看起來(lái)它適用于完全比特流但是當(dāng)我嘗試
2019-01-23 10:43:02
喜;當(dāng)我嘗試使用edk 10.1.03生成比特流時(shí)，我在控制臺(tái)上出現(xiàn)以下錯(cuò)誤：錯(cuò)誤：MDT - 無(wú)效的目標(biāo)包'fg676'錯(cuò)誤：MDT - platgen失敗并出現(xiàn)錯(cuò)誤！make：*** [implementation / system.bmm]錯(cuò)誤2請(qǐng)給我answerabout這個(gè)錯(cuò)誤請(qǐng);
2020-03-30 10:23:31
implementation / download.bitprogram -p 2quit但是當(dāng)我用IMPACT下載比特流時(shí)，程序就成功了。當(dāng)我使用sdk編程fpga時(shí)也出現(xiàn)錯(cuò)誤。錯(cuò)誤顯示如下：程序FPGA
2019-01-18 17:20:43
25MHz的自由運(yùn)行clk模式下完成。我不知道如何調(diào)試這個(gè)。我可以以某種方式回讀fpga比特流，看看差異在哪里。我記得這對(duì)ise / impact來(lái)說(shuō)是不可能的，因?yàn)?b class="flag-6" style="color: red">比特流在回讀時(shí)會(huì)以某種方式被修改 - 是否有可能用vivado做到這一點(diǎn)？問(wèn)候Klemen
2020-08-06 09:15:36
如標(biāo)題所述，我想從相同的實(shí)現(xiàn)為同一FPGA（Artix-7）生成2種類(lèi)型的比特流（SPI x4和SelectMAP x16）。這有點(diǎn)可能嗎？目前，我有兩種不同的實(shí)現(xiàn)運(yùn)行（由于約束集 - 在xdc文件中的CONFIG_MODE是不同的），它們必須單獨(dú)運(yùn)行以生成相應(yīng)的比特流。
2020-06-09 07:40:00
。 FPGA將始終首先引導(dǎo)未壓縮的黃金比特流，這將決定下一個(gè)引導(dǎo)哪個(gè)比特流。理想情況下，黃金比特流中的MicroBlaze可以從閃存讀取壓縮比特流，將其解壓縮到內(nèi)部或外部RAM，然后使用ICAP完全重新配置運(yùn)行
2020-05-29 17:12:21
你好，請(qǐng)有人解釋我如何使用IMPACT在FPGA xilinx中下載比特流先謝謝你以上來(lái)自于谷歌翻譯以下為原文hello,please can someone explain me how
2019-01-15 10:08:59
使用ICAP-spartan6發(fā)送比特流。任務(wù)是當(dāng)我按下按鈕1時(shí)，spartan6 FPGA加載黃金比特流，由LED指示燈閃爍表示。類(lèi)似地，當(dāng)我按下按鈕2時(shí)，FPGA使用ICAP重新配置多引導(dǎo)比特流。請(qǐng)幫我解決這個(gè)問(wèn)題。我有
2019-07-19 12:31:58
大家好，我想使用USR_ACCESS_VIRTEX4原語(yǔ)來(lái)訪(fǎng)問(wèn)存儲(chǔ)在配置閃存中的其他比特流。情況如下：我有一個(gè)主FPGA（Virtex-4FX）和一個(gè)從FPGA（Spartan-3A）。從屬FPGA
2020-05-29 10:14:55
Mul7.穆添加8. Mul Sub9. Mul Mul現(xiàn)在我希望為上述任何一種組合提供完整的比特流（比如Add Add）。并且我希望部分比特流用于所選擇的組合，即添加用于部分區(qū)域1和1。 2，Sub
2020-05-05 09:42:44
如何檢查比特流中的多重引導(dǎo)回退設(shè)置？ abitstream中的CONFIGFALLBACK ENABLE信息在哪里？我對(duì)多重引導(dǎo)的約束設(shè)置看起來(lái)很合理，我只想確認(rèn)比特流中的設(shè)置是否符合約束條件。從我
2020-06-05 12:38:38
你好，我想使用Vivado HLS開(kāi)發(fā)FPGA比特流并將其加載到Pynqpython模塊中或使用Linux使用C ++進(jìn)行ARM加載。到目前為止，我能夠生成FPGA比特流文件，但是知道如何集成它或與Pynq通信。那有什么教程嗎？
2019-09-30 10:50:36
將新的比特流圖像寫(xiě)入SPI附加存儲(chǔ)器的過(guò)程是什么。理想情況下，圖像不應(yīng)位于@ 0x0000000并且正在替換圖像。我在U470中看到提到配置存儲(chǔ)器讀取過(guò)程是否存在配置存儲(chǔ)器寫(xiě)入過(guò)程？該文件涉及FAR
2020-06-01 13:57:36
你好，這是一個(gè)思維設(shè)計(jì)，而不是我正在積極努力的東西，但是：我想分析一下比特流。比特流包含在時(shí)鐘脈沖或兩個(gè)時(shí)鐘脈沖之間對(duì)齊的脈沖。沒(méi)有明確的時(shí)鐘信號(hào)，但我知道粗略的時(shí)鐘速度，并且在比特流中嵌入同步序列
2018-12-17 16:35:26
的比特流（如下所示），那是令人費(fèi)解的混合模式，這些模式不規(guī)則地重復(fù)，并散布在比特流中。XACT中的功能定義與位流中的數(shù)據(jù)之間沒(méi)有明確的聯(lián)系。但是，研究FPGA的物理電路可以揭示比特流數(shù)據(jù)的結(jié)構(gòu)，并且
2023-06-02 14:03:57
所有：由于缺少DMS respin的源文件，我很高興不得不重用遺留部分。我所擁有的只是一個(gè)最初存儲(chǔ)在XC1701部件上的比特流。我們相信我們已經(jīng)使用板外編程器成功地將此流編程到Micron
2020-05-29 11:06:25
XPS中設(shè)計(jì)了您的硬件平臺(tái)，最終為FPGA生成了一個(gè)比特流?！边@是真實(shí)的，我就是這樣。現(xiàn)在它說(shuō)，“......你將硬件平臺(tái)描述導(dǎo)出到軟件開(kāi)發(fā)套件（SDK）?！笔謨?cè)說(shuō)要遵循以下步驟：1.在PlanAhead
2020-03-23 09:19:10
ifourunderstanding不正確，并希望得到任何幫助和建議：1.我們將使用ISE Webpack生成比特流。2.然后我們將生成一個(gè)新文件，由SPI閃存使用，包含上一步中獲得的比特流。3.現(xiàn)在我們將使
2019-07-04 08:13:32
大家好我們正在考慮用400AN替換400A。從我收集的內(nèi)容來(lái)看，我所要做的就是將新400AN的M0,1,2引腳設(shè)置為從內(nèi)部SPI FLASH加載，我們可以在新的400AN中使用舊的現(xiàn)有400A比特流
2019-07-01 09:50:45
嗨，我是FPGA編程的小伙子所以請(qǐng)忍受我看似愚蠢的查詢(xún)。我需要存儲(chǔ)大約1MB長(zhǎng)的位序列。它是一個(gè)恒定的比特流，在編程電路板時(shí)我會(huì)知道。我需要能夠從此流中一次讀出一位。我相信我需要將這個(gè)位序列放在板上
2019-06-14 06:35:24
你好我有一個(gè)在MIcroBlaze上運(yùn)行l(wèi)inux的設(shè)計(jì)要求。我能夠在我的Virtex-7 FPGA上下載比特流（在Vivado 2014.4中生成）。我使用Impact來(lái)編程我的FPGA。我因此
2020-04-02 10:05:40
嗨，我有一個(gè)應(yīng)用程序，我希望在下載到FPGA之前使用類(lèi)似于data2mem的工具來(lái)在FPGA比特流中破解塊內(nèi)存內(nèi)容。FPGA可以是Virtex 6或Artix 7或Kintex 7。比特流未加密且未
2019-03-19 12:44:14
我在使用EDK 10.1中的微填充處理器在FPGA中下載比特流文件時(shí)遇到問(wèn)題。我只是將Microblaze processsor比特串文件下載到FPGA中（斯巴達(dá)3a dsp）...連接的要求是什么？我有JTAG和一個(gè)串口....什么是stepi必須遵循。
2020-03-30 10:07:31
嗨，我有幾塊帶有Spartan 3器件的電路板，并希望將相同的比特流加載到所有電路板中。我應(yīng)該選擇哪個(gè)端口在電路板和設(shè)備上使用？是否可以在JTAG配置模式下進(jìn)行配置？謝謝。阿卜杜拉以上來(lái)自于谷歌翻譯
2019-01-10 11:15:42
嗨，我想嘗試色度重采樣器IP。所以我獲得了硬件評(píng)估許可證，以便在我的主板上進(jìn)行測(cè)試。但是，在比特流生成過(guò)程中，我得到了：[Common 17-69]命令失?。捍嗽O(shè)計(jì)包含一個(gè)或多個(gè)不允許生成比特流
2019-01-08 10:07:07
不支持比特流生成的內(nèi)核：design_1_i / video_pipe / v_cresample_0（v_cresample版本3）design_1_i / video_pipe / v_osd_0
2018-12-06 11:30:56
嗨我有一個(gè)問(wèn)題，我無(wú)法在我的spi flash中加載比特流，我在鏈中有兩個(gè)不同的FPGA。 Impact看到了單個(gè)FPGA及其Flash，但是我無(wú)法在比特流中加載它們。我試圖簡(jiǎn)化鏈路繞過(guò)兩個(gè)附加
2020-03-23 08:47:52
'hdcp@2015.09'未經(jīng)許可.IPCP功能在IP GUI上也不可用（灰顯）。忽略此嚴(yán)重警告后，我們能夠生成，合成，放置和路由知識(shí)產(chǎn)權(quán)。但無(wú)法生成比特流。錯(cuò)誤是：[Common 17-69]命令失敗：此
2019-01-03 11:06:05
你好，我使用Vivado 2017.4;當(dāng)我運(yùn)行Synthesis和Implementation時(shí)，一切似乎都可以。但是，當(dāng)我想生成比特流文件時(shí)，沒(méi)有任何錯(cuò)誤消息發(fā)生。.runs / impl_l
2018-11-09 11:37:53
是否可以在比特流的開(kāi)頭保留一些固定的地址空間來(lái)存儲(chǔ)一些易失性用戶(hù)數(shù)據(jù)（例如，一些用戶(hù)參數(shù)等）？我有Spansion閃存memorys25fl256，它在地址空間的底部有32個(gè)快速可擦除的4k字節(jié)塊
2020-08-11 07:12:06
嗨專(zhuān)家， 我正在使用spartan-6 FPGA進(jìn)行多重啟動(dòng)實(shí)驗(yàn)。我發(fā)現(xiàn)位文件位于ug380上，如下圖所示。黃金比特流位于閃存的下部塊上，多重引導(dǎo)比特流位于閃存的較高塊上。 因此，如果我想使用保護(hù)區(qū)
2020-06-09 17:43:26
來(lái)自EMI12.4和13.3的比特流文件中的重要區(qū)別是什么？我從開(kāi)始文件tosequence 0xF，交換和loadind到FPGA切換字節(jié)。來(lái)自12.4boot的比特流確定，但不是來(lái)自13.3。誰(shuí)能幫我？
2020-06-12 14:04:57
輸入信號(hào)轉(zhuǎn)變成數(shù)字比特流的過(guò)程。當(dāng)客戶(hù)在Σ-Δ調(diào)制器中繪制量化噪聲的頻譜時(shí)，將看到頻率越高時(shí)量化噪聲越密集。這是Σ-Δ ADC為眾人所知的臭名昭著的噪聲整形。為了降低量化噪聲，客戶(hù)將調(diào)制器輸出饋至低通濾波器。…
2022-11-16 07:43:35
你好，技術(shù)信息：董事會(huì)：ZCU104Vivado 2018.1附加日志文件約束文件附加確切的問(wèn)題：將以下兩行添加到我的XDC文件中沒(méi)有做任何事情來(lái)防止組合循環(huán)錯(cuò)誤[DRC LUTLP-1]阻止比特流
2018-11-09 11:42:44
嗨，我正在嘗試使用JTAG將比特流下載到ML507。平臺(tái)電纜變?yōu)榫G色并檢測(cè)到JTAG鏈。問(wèn)題是，我無(wú)法下載比特流。IMPACT報(bào)告：錯(cuò)誤顯示在狀態(tài)寄存器中，釋放完成位不是1。SW3配置為：00010100希望有人可以提供幫助，安德烈log.txt 6 KB
2019-08-26 10:03:51
大家好，當(dāng)我嘗試在本教程中生成比特流時(shí)：http://blog.idv-tech.com/2014/05/18
2018-10-24 15:31:25
你好我用vertex6購(gòu)買(mǎi)評(píng)估板我下載ISE 12.1，安裝完整版，進(jìn)行30天評(píng)估，獲得許可。但是，當(dāng)我在XPS中生成比特流時(shí)，我得到：信息：安全性：65- 您的“ISE”許可僅供試用：安全：69-
2018-11-27 14:36:14
你好，我有ZCU102和ES2設(shè)備。是否可以在ES2中進(jìn)行比特流加密？我使用的是Vivado 2016.4，我無(wú)法在工具 - >編輯設(shè)備屬性GUI中看到加密屬性。謝謝Kaushal
2019-10-08 10:39:23
你好！xc7a35t和xc7a50t設(shè)備的實(shí)際比特流大小是多少？在UG470 v1.7（在vivado 2014.1文檔導(dǎo)航器中標(biāo)記為“最新”）中，只有標(biāo)記為“初步估計(jì)”的數(shù)字。這些設(shè)備現(xiàn)在似乎幾乎完全支持，可能已經(jīng)有最終數(shù)字了嗎？
2020-07-24 06:17:10
有沒(méi)有辦法改變比特流文件位于Vivado（2016.1）內(nèi)的位置？我知道我可以在Tcl控制臺(tái)上輸入tcl命令“write_bitstream”（https://forums.xilinx.com
2020-05-12 09:23:20
reconfig。模塊加載在可重新配置的插槽內(nèi)，一個(gè)帶有移位 - 右側(cè)模塊加載在可重新配置的插槽內(nèi)）。部分設(shè)計(jì)正常工作，我能夠通過(guò)PCAP接口加載FPGA中的部分比特流。此外，我解碼了左移部分比特流，并
2020-06-04 08:52:24
嗨，我想問(wèn)一下，如果設(shè)計(jì)文件和ISE項(xiàng)目設(shè)置保持不變，每次重新運(yùn)行編譯過(guò)程時(shí)，我會(huì)得到相同的精確比特流，即Synthesis-> Mapping-> PNR-> BITGEN？謝謝
2019-03-15 14:31:57
本文闡述了IP 報(bào)文標(biāo)識(shí)字段比特流隨機(jī)性的評(píng)價(jià)標(biāo)準(zhǔn)，通過(guò)對(duì)大量實(shí)測(cè)報(bào)文進(jìn)行統(tǒng)計(jì)分析證明了比特流的匹配位置對(duì)隨機(jī)測(cè)度值有一定影響。結(jié)果表明，標(biāo)識(shí)字段比特流隨機(jī)測(cè)度值
2009-08-04 08:20:05
19 MAX2548四波段、RF至比特流直接變頻接收器，設(shè)計(jì)用于1倍(3.84Mcps)和2倍(7.68Mcps) TDD-WCDMA系統(tǒng),MAX2548采用獨(dú)特的RF至比特流架構(gòu)
2011-04-22 19:17:41
1022 
Zynq開(kāi)發(fā)板FPGA比特流文件可以通過(guò)三種途徑下載： 1. 利用SDK生成的FSBL.elf文件自動(dòng)加載FPGA比特流配置文件，將比特流文件，F(xiàn)SBL.elf文件和u-boot.elf文件利用
2017-02-08 15:20:09895 通過(guò)分支和語(yǔ)法覆蓋提高質(zhì)量并加速比特流分析 - 英特爾壓力比特流和編碼器（英特爾?SBE）
2018-11-01 06:30:002877 
電子發(fā)燒友網(wǎng)站提供《使用加密和身份驗(yàn)證來(lái)保護(hù)UltraScale/UltraScale+ FPGA比特流.pdf》資料免費(fèi)下載
2023-09-13 17:14:110 電子發(fā)燒友網(wǎng)站提供《使用加密保護(hù)7系列FPGA比特流.pdf》資料免費(fèi)下載
2023-09-13 15:31:190
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