Xilinx 7系列FPGA的時(shí)鐘資源架構(gòu)

引言：從本文開(kāi)始，我們陸續(xù)介紹Xilinx 7系列FPGA的時(shí)鐘資源架構(gòu)，熟練掌握時(shí)鐘資源對(duì)于FPGA硬件設(shè)計(jì)工程師及軟件設(shè)計(jì)工程師都非常重要。本章概述7系列FPGA時(shí)鐘，比較了7系列FPGA時(shí)鐘和前幾代FPGA差異，總結(jié)7系列FPGA中的時(shí)鐘連接。有關(guān)7系列FPGA時(shí)鐘資源使用的詳細(xì)信息，請(qǐng)關(guān)注后續(xù)文章。

時(shí)鐘資源架構(gòu)概述

7系列FPGA與前一代FPGA時(shí)鐘資源差異

時(shí)鐘資源連接概述

1.時(shí)鐘資源架構(gòu)概述

1.1 時(shí)鐘資源概述

7系列FPGA時(shí)鐘資源通過(guò)專用的全局和區(qū)域I/O和時(shí)鐘資源管理符合復(fù)雜和簡(jiǎn)單的時(shí)鐘要求。時(shí)鐘管理塊（CMT）提供時(shí)鐘頻率合成、減少偏移和抖動(dòng)過(guò)濾等功能。非時(shí)鐘資源，如本地布線，不推薦用于時(shí)鐘功能。

全局時(shí)鐘樹(shù)允許同步模塊時(shí)鐘跨越整個(gè)FPGA器件。

I/O時(shí)鐘和區(qū)域時(shí)鐘樹(shù)允許最多為三個(gè)垂直相鄰的時(shí)鐘區(qū)域提供時(shí)鐘。

每個(gè)CMT包含一個(gè)混合模式時(shí)鐘管理器（MMCM）和一個(gè)鎖相環(huán)（PLL），位于I/O列旁邊的CMT列中。

為了提供時(shí)鐘，每個(gè)7系列器件被劃分為時(shí)鐘區(qū)域。

時(shí)鐘區(qū)域的數(shù)量隨器件大小而變化，從最小器件的一個(gè)時(shí)鐘區(qū)域到最大器件中的24個(gè)時(shí)鐘區(qū)域。

時(shí)鐘區(qū)域包括50個(gè)CLB和一個(gè)I/O bank（50個(gè)I/O）的區(qū)域中的所有同步模塊（例如：CLB、I/O、串行收發(fā)器、DSP、塊RAM、CMT），其中心有一個(gè)水平時(shí)鐘行（HROW）。

每個(gè)時(shí)鐘區(qū)域從HROW向上和向下跨越25個(gè)CLB，并水平跨越器件的每一側(cè)。

1.2 時(shí)鐘布線資源概述

每個(gè)I/O bank包含支持時(shí)鐘的輸入引腳，將用戶時(shí)鐘帶到7系列FPGA時(shí)鐘路由資源上。與專用時(shí)鐘緩沖器一起，時(shí)鐘輸入管腳將用戶時(shí)鐘引入到：

器件相同上/下半部分的全局時(shí)鐘線

相同I/O Bank和垂直相鄰的I/O Bank的時(shí)鐘線

相同時(shí)鐘區(qū)域和垂直相鄰的時(shí)鐘區(qū)域的區(qū)域時(shí)鐘線

同一時(shí)鐘區(qū)域內(nèi)的CMT和有限制的情況下的垂直相鄰的時(shí)鐘區(qū)域

每個(gè)7系列器件有32條全局時(shí)鐘線，可以對(duì)整個(gè)器件中的所有時(shí)序資源進(jìn)行時(shí)鐘控制和提供控制信號(hào)。全局時(shí)鐘緩沖器（BUFGCTRL，在本用戶指南中被簡(jiǎn)化為BUFG）驅(qū)動(dòng)全局時(shí)鐘線，用于訪問(wèn)全局時(shí)鐘線。每個(gè)時(shí)鐘區(qū)域可以使用時(shí)鐘區(qū)域中的12條水平時(shí)鐘線來(lái)支持多達(dá)12條全局時(shí)鐘線。

全局時(shí)鐘緩沖器：

可用作時(shí)鐘使能電路，以使能或禁用跨越多個(gè)時(shí)鐘區(qū)域的時(shí)鐘

可用作glitch-free multiplexer：

在兩個(gè)時(shí)鐘源之間選擇

從故障時(shí)鐘源切換

通常由CMT驅(qū)動(dòng)，用于：

消除時(shí)鐘分布延遲

調(diào)整相對(duì)于另一個(gè)時(shí)鐘的時(shí)鐘延遲

水平時(shí)鐘緩沖器（BUFH/BUFHCE）允許通過(guò)水平時(shí)鐘行訪問(wèn)單個(gè)時(shí)鐘區(qū)域中的全局時(shí)鐘線。它也可以作為時(shí)鐘使能電路（BUFHCE）獨(dú)立地使能或禁用跨越單個(gè)時(shí)鐘區(qū)域的時(shí)鐘。使用每個(gè)時(shí)鐘區(qū)域中的12條水平時(shí)鐘線可以支持多達(dá)12個(gè)時(shí)鐘。每個(gè)7系列FPGA都有區(qū)域時(shí)鐘樹(shù)和I/O時(shí)鐘樹(shù)，可以為一個(gè)時(shí)鐘區(qū)域內(nèi)對(duì)所有時(shí)序資源提供時(shí)鐘。每個(gè)器件還具有多時(shí)鐘區(qū)域緩沖器（BUFMR），允許區(qū)域和I/O時(shí)鐘跨越最多三個(gè)垂直相鄰的時(shí)鐘區(qū)域。

I/O時(shí)鐘緩沖器（BUFIO）驅(qū)動(dòng)I/O時(shí)鐘樹(shù)，提供對(duì)同一I/O bank中所有時(shí)序I/O資源的訪問(wèn)。

區(qū)域時(shí)鐘緩沖器（BUFR）驅(qū)動(dòng)區(qū)域時(shí)鐘樹(shù)，該樹(shù)驅(qū)動(dòng)同一時(shí)鐘區(qū)域中的所有時(shí)鐘目的地，并可編程輸入時(shí)鐘頻率。

緊鄰IOB中的可編程串行器/解串器器（請(qǐng)參閱UG471 7系列FPGA SelectIO Resources用戶指南中的高級(jí)選擇邏輯資源一章），BUFIO和BUFR時(shí)鐘緩沖區(qū)允許源同步系統(tǒng)跨時(shí)鐘域，而無(wú)需使用額外的邏輯資源。

當(dāng)與相關(guān)的BUFR或BUFIO一起使用時(shí)，可以使用多時(shí)鐘區(qū)域緩沖器（BUFMR）驅(qū)動(dòng)相鄰時(shí)鐘區(qū)域和I/O時(shí)鐘樹(shù)。

在一個(gè)時(shí)鐘區(qū)域或I/O bank中最多可支持四個(gè)唯一的I/O時(shí)鐘和四個(gè)唯一的區(qū)域時(shí)鐘。

高性能時(shí)鐘路由將CMT的某些輸出以非常低的抖動(dòng)、最小的占空比失真的連接到I/O上。

1.3 CMT 概述

每個(gè)7系列FPGA最多有24個(gè)CMTs，每個(gè)CMT由一個(gè)MMCM和一個(gè)PLL組成。MMCMs和PLL用作頻率合成器，用于非常寬的頻率范圍，用作外部或內(nèi)部時(shí)鐘的抖動(dòng)濾波器，以及低偏移時(shí)鐘。PLL包含MMCM功能的一個(gè)子集。7系列FPGA時(shí)鐘輸入連接允許多個(gè)資源向MMCM和PLL提供參考時(shí)鐘。

7系列FPGA MMCMs具有任意方向的無(wú)限精細(xì)相移能力，可用于動(dòng)態(tài)相移模式。MMCMs在反饋路徑或一個(gè)輸出路徑中也有一個(gè)小數(shù)計(jì)數(shù)器，使得頻率合成能力能夠進(jìn)一步細(xì)化。

LogiCORE IP時(shí)鐘向?qū)Э捎糜趲椭肕MCMs和PLL在7系列FPGA設(shè)計(jì)中創(chuàng)建時(shí)鐘網(wǎng)絡(luò)。圖形用戶界面用于采集時(shí)鐘網(wǎng)絡(luò)參數(shù)。計(jì)時(shí)向?qū)нx擇適當(dāng)?shù)腃MT資源，并以最佳方式配置CMT資源和關(guān)聯(lián)的時(shí)鐘路由資源。

1.1.3 時(shí)鐘緩沖、管理和布線

圖1是7系列FPGA時(shí)鐘結(jié)構(gòu)的高級(jí)視圖。垂直時(shí)鐘中心線（①時(shí)鐘主干線）將器件劃分為相鄰的左右區(qū)域，而水平中心線（②）將器件劃分為頂部和底部側(cè)面。時(shí)鐘主干中的資源被鏡像到水平相鄰區(qū)域的兩側(cè)，從而將某些時(shí)鐘資源擴(kuò)展到水平相鄰區(qū)域。頂部和底部（③）分隔兩組全局時(shí)鐘緩沖器（BUFGs），并對(duì)它們的連接方式施加了一些限制。但是，BUFGs不屬于時(shí)鐘區(qū)域，可以到達(dá)器件上的任何時(shí)鐘點(diǎn)。所有水平時(shí)鐘資源包含在時(shí)鐘區(qū)域水平時(shí)鐘行（HROW）（④）的中心，而垂直的、非區(qū)域的時(shí)鐘資源包含在時(shí)鐘主干或CMT主干中。

圖1、7系列FPGA高級(jí)時(shí)鐘結(jié)構(gòu)視圖圖2是一個(gè)時(shí)鐘區(qū)域內(nèi)可用時(shí)鐘資源及其基本連接的高層次概述。

圖2、時(shí)鐘區(qū)域的基本視圖在圖中，我們可以看到：

全局時(shí)鐘緩沖器（①）可以通過(guò)HROW進(jìn)入每個(gè)區(qū)域，即使物理空間上不在該區(qū)域。

水平時(shí)鐘緩沖器（②BUFH）通過(guò)HROW驅(qū)動(dòng)該區(qū)域的每個(gè)時(shí)鐘點(diǎn)。

BUFGs和BUFHs在HROW中共享路由路徑（③）。

I/O緩沖器（BUFIO）和區(qū)域時(shí)鐘緩沖器（BUFR）位于I/O bank內(nèi)部（④）。BUFIO只驅(qū)動(dòng)I/O時(shí)鐘資源，而B(niǎo)UFR驅(qū)動(dòng)I/O資源和邏輯資源。

BUFMR支持BUFIOs和BUFRs的多區(qū)域鏈接。時(shí)鐘輸入（芯片*CC管腳⑤）將外部時(shí)鐘連接到器件上的時(shí)鐘資源。某些資源可以通過(guò)CMT主干時(shí)鐘網(wǎng)絡(luò)（⑥）連接到頂部和底部的區(qū)域。

圖3顯示了器件右邊緣單個(gè)時(shí)鐘區(qū)域中時(shí)鐘的更詳細(xì)視圖。在該圖中，我們可以看到外部時(shí)鐘輸入管腳SRCC和MRCC進(jìn)入I/O Bank后可以驅(qū)動(dòng)的時(shí)鐘資源以及CMT資源與外部互聯(lián)情況。

圖3、單時(shí)鐘區(qū)域（器件右側(cè)）

圖4顯示了更詳細(xì)的全局BUFG和區(qū)域BUFH/CMT/CC引腳連接以及一個(gè)區(qū)域內(nèi)可用資源的數(shù)量（此處顯示右側(cè)區(qū)域）。

圖4、BUFG/BUFH/CMT時(shí)鐘區(qū)域細(xì)節(jié)在圖4中，我們可以看到：

SRCC和MRCC時(shí)鐘的輸入引腳中的任何一個(gè)都可以驅(qū)動(dòng)CMT和BUFH中的PLL/MMCM。

BUFG顯示位于該區(qū)域中，但可以實(shí)際位于時(shí)鐘主干的其他位置。

BUFG和BUFH在HROW中共享12條路由，可以驅(qū)動(dòng)該區(qū)域內(nèi)的所有時(shí)鐘點(diǎn)。BUFGs也可以驅(qū)動(dòng)BUFHs（圖4中未顯示），允許在其他全局時(shí)鐘分布上單獨(dú)啟用時(shí)鐘（CE）。

一個(gè)GT Quad有十個(gè)專用的通道來(lái)驅(qū)動(dòng)CMT和時(shí)鐘緩沖器。

位于I/O bank中的BUFRs有四個(gè)走線驅(qū)動(dòng)邏輯、CMT和BUFG中的時(shí)鐘點(diǎn)。CMT可以使用CMT主干網(wǎng)驅(qū)動(dòng)相鄰區(qū)域中的其他CMT，但有局限性。類似地，時(shí)鐘輸入管腳可以在相同的限制下驅(qū)動(dòng)相鄰區(qū)域的CMT。

時(shí)鐘輸入管腳在器件的同一頂部/底部的任何地方可以驅(qū)動(dòng)BUFG。CMT主干網(wǎng)中有四條走線支持垂直區(qū)域之間的連接。

邏輯互連驅(qū)動(dòng)BUFG和BUFH的CE引腳。邏輯互連也可以將時(shí)鐘驅(qū)動(dòng)到相同的緩沖區(qū)，但必須小心，因?yàn)闀r(shí)間是不可預(yù)測(cè)的。圖5顯示了BUFR/BUFMR/BUFIO時(shí)鐘區(qū)域詳細(xì)信息。

圖5、BUFR/BUFMR/BUFIO時(shí)鐘區(qū)域詳細(xì)信息在圖5中，我們可以了解到：

每個(gè)I/O bank包含四個(gè)BUFIO和四個(gè)BUFRs。這些時(shí)鐘緩沖器中的每一個(gè)可以由專用的輸入時(shí)鐘管腳對(duì)（_CC管腳）驅(qū)動(dòng)，或者可以直接由MMCM的特定輸出時(shí)鐘驅(qū)動(dòng)。

兩個(gè)支持時(shí)鐘的輸入管腳對(duì)，稱為MRCCs，支持多區(qū)域時(shí)鐘方案。一個(gè)MRCC管腳對(duì)可以驅(qū)動(dòng)一個(gè)特定的BUFMR，而該BUFMR又可以驅(qū)動(dòng)相同和相鄰區(qū)域中的BUFIOs和BUFRs，從而促進(jìn)多區(qū)域/bank接口。

GT Quad也可以驅(qū)動(dòng)BUFMRs。

MMCM《3:0》輸出有一個(gè)專用的高性能差分路徑到BUFRs和BUFIO。此功能也稱為高性能時(shí)鐘（HPC）。

圖6、7K325T架構(gòu)布局

盡管所有7系列器件都具有相同的基本架構(gòu)，但系列和系列內(nèi)器件之間存在一些架構(gòu)差異。每7系列FPGA在器件的左邊緣至少有一個(gè)完整的I/O列。GT可以是7系列FPGA支持的任何一個(gè)串行收發(fā)器（GTP、GTX，或GTH）。帶有GTs的器件要么在器件的右邊緣有一個(gè)GTs和I/O的混合列（一些Kintex-7器件和一些Artix-7器件），要么在器件的右邊緣有一個(gè)完整的GT列（一些Kintex-7器件和一些Virtex-7器件）和一個(gè)完整的I/O列在器件的右側(cè)。其他Virtex-7器件的左右邊緣都有完整的GT列，左右兩側(cè)都有完整的I/O列側(cè)面。Artix-7200t器件在時(shí)鐘列的頂部和底部有GTP收發(fā)器。

2. 7系列FPGA時(shí)鐘與6系列FPGA的區(qū)別

7系列FPGA時(shí)鐘具有與Virtex-6 FPGA類似的結(jié)構(gòu)，并支持許多相同的功能。但是，不同的時(shí)鐘組件及其功能存在一些架構(gòu)差異和修改。與Spartan-6 FPGA相比，它在結(jié)構(gòu)和功能上都有一些顯著的變化。一些Spartan-6 FPGA時(shí)鐘原語(yǔ)不再可用，取而代之的是更強(qiáng)大、更簡(jiǎn)單的結(jié)構(gòu)。

2.1 與Virtex-6 FPGA的不同

7系列FPGA基本BUFIO時(shí)鐘功能沒(méi)有改變，唯一的例外是BUFIO現(xiàn)在只跨越一個(gè)Bank。相鄰Bank的直接時(shí)鐘被一個(gè)新的時(shí)鐘緩沖器所取代?，F(xiàn)在每個(gè)Bank有四個(gè)BUFIO，另外，BUFR的基本目的沒(méi)有改變。然而，現(xiàn)在BUFR只直接跨越一個(gè)時(shí)鐘區(qū)域?，F(xiàn)在每個(gè)區(qū)域有四個(gè)BUFRs和四個(gè)區(qū)域時(shí)鐘（軌道）。

7系列FPGA引入了一種新的緩沖類型：BUFMR/BUFMRCE。BUFMR/BUFMRCEs驅(qū)動(dòng)BUFIOs和/或BUFRs在同一垂直相鄰位置區(qū)域。他們還提供相同的多時(shí)鐘區(qū)域/多組時(shí)鐘路由，可用于支持相同三個(gè)時(shí)鐘區(qū)域/組的Virtex-6 FPGA能力.BUFMRCE具有可選擇的同步或異步切換功能。

7系列FPGA不再支持Virtex-6系列中的全局時(shí)鐘（GC）輸入引腳。每列4個(gè)時(shí)鐘輸入引腳/對(duì)替換GCs，支持時(shí)鐘的輸入引腳的連接性得到了增強(qiáng)，以支持以前的GC功能。

全局時(shí)鐘多路復(fù)用器BUFGMUX添加了一個(gè)屬性CLK_SEL_TYP，用于允許兩個(gè)輸入時(shí)鐘的同步或異步時(shí)鐘切換（以前僅通過(guò)忽略端口可用）。

BUFHCE有一個(gè)增強(qiáng)的時(shí)鐘使能，允許輸入時(shí)鐘的同步或異步使能。

CMT現(xiàn)在包含一個(gè)MMCM和一個(gè)PLL（MMCM的一個(gè)子集），而不是兩個(gè)MMCM，以及保留的專用內(nèi)存接口邏輯。CMT列位于SelectIO旁邊 CMT中的列/列組，并具有對(duì)I/O的專用訪問(wèn)權(quán)限以獲得高性能。全局時(shí)鐘緩沖區(qū)仍然位于由驅(qū)動(dòng)的I/O列之間的設(shè)備的垂直中心CMTs.直接不再支持CMT內(nèi)的級(jí)聯(lián)。直接級(jí)聯(lián)到相鄰的cmt是可能的，但是由于資源有限而受到限制。級(jí)聯(lián)到相鄰CMT之外的其他CMT會(huì)導(dǎo)致源和目標(biāo)MMCMs/pll之間的相位偏移，并且需要特殊的屬性設(shè)置。

分?jǐn)?shù)除法器不再共享輸出計(jì)數(shù)器。這將釋放這些計(jì)數(shù)器用于其他用途。分?jǐn)?shù)計(jì)數(shù)器增加了靜態(tài)相移功能。

時(shí)鐘保持功能不再可用

MMCMs支持?jǐn)U頻

2.2 與Spartan-6 FPGA的不同

Spartan-6體系結(jié)構(gòu)獨(dú)有的一些Spartan-6 FPGA時(shí)鐘電路拓?fù)?、功能和塊不受支持，已被7系列FPGA時(shí)鐘功能所取代。7系列設(shè)備不直接支持DCM_SP，DCM_CLKGEN， BUFIO2， BUFIO2_2CLK， BUFIO2FB， BUFPLL， and BUFPLL_MCB等特性和功能。

PLL是MMCM的一個(gè)子集，具有相同的性能（最小CLKIN/PFD和最小/最大VCO頻率除外）、一些連接限制和一些降低的功能。與以前的SpartanFPGA PLL相比，7系列FPGA PLL增加了掉電、輸入時(shí)鐘切換和級(jí)聯(lián)到相鄰CMT。PLL與BUFIO或BUFR沒(méi)有直接連接。

在7系列FPGA中，沒(méi)有直接替代BUFIO2和BUFIO2 clk原句的方法。使用BUFIO和BUFR代替推薦的連接來(lái)驅(qū)動(dòng)ILOGIC和Logic。

Spartan-6 FPGA BUFIO2專用輸入路由從GCLK到CMT和全局時(shí)鐘緩沖器不再受支持。要遷移到7系列FPGA，請(qǐng)使用來(lái)自CCIO引腳的專用輸入路由。

在7系列FPGA中沒(méi)有直接等效于Spartan-6 FPGA BUFPLL。要進(jìn)行遷移，請(qǐng)使用BUFIO和BUFR以及ILOGIC和logic的推薦連接。MMCME2 CLKOUT［0:3］的高性能時(shí)鐘路由取代了BUFPLL的專用路由。ISERDES和OSERDES電路基于Virtex-6體系結(jié)構(gòu)。

在7系列FPGA中，不再需要BUFIO2FB基元。對(duì)于MMCM和PLL反饋連接，CLKFBIN可以直接連接到全局時(shí)鐘緩沖器、輸入引腳或CLKFBOUT，具體取決于所使用的反饋。

Spartan-6 FPGA僅支持BUFH。7系列FPGA BUFHCE原語(yǔ)添加了禁用時(shí)鐘的功能，以在由該資源驅(qū)動(dòng)的時(shí)鐘區(qū)域中實(shí)現(xiàn)潛在的節(jié)能。

7系列FPGA新的緩沖區(qū)BUFMR/BUFMRCE驅(qū)動(dòng)相同和垂直相鄰時(shí)鐘區(qū)域中的BUFIO和/或BUFRs。當(dāng)與BUFIO或BUFR一起使用時(shí)，BUFMR/BUFMRCE允許MRCC輸入訪問(wèn)相鄰時(shí)鐘中的BUFIO和BUFR區(qū)域。BUFMRCE具有可選擇的同步或異步切換功能。

Spartan-6 FPGA設(shè)計(jì)遷移的一個(gè)新原語(yǔ)是BUFR。當(dāng)與BUFIO一起使用時(shí)，BUFRs功能將取代BUFIO2、BUFIO2 clk和BUFPLL功能。在每個(gè)時(shí)鐘區(qū)域中有四個(gè)BUFR。

Spartan-6 FPGA設(shè)計(jì)遷移的另一個(gè)新原語(yǔ)是BUFIO。當(dāng)與BUFR一起使用時(shí)，BUFIO功能將取代BUFIO2、BUFIO2 clk和BUFPLL功能。

與Spartan-6體系結(jié)構(gòu)中的兩個(gè)DCM和一個(gè)PLL不同，7系列FPGA使用的CMT包含一個(gè)MMCM、一個(gè)PLL和專用內(nèi)存接口邏輯，這些邏輯在此時(shí)保留給Xilinx使用。這些功能現(xiàn)在支持DCM及其相關(guān)功能。CMT位于與SelectIO列相鄰的單獨(dú)列中，具有對(duì)I/O的專用訪問(wèn)權(quán)限。DCM_SP和DCM_CLKGEN不再可用，它們的功能現(xiàn)在在MMCMs和PLL中受支持。

7系列FPGA不再支持全局時(shí)鐘（GCLK）輸入?，F(xiàn)在，每一個(gè)支持Spartan-6 FPGA GCLK引腳功能的銀行都有四個(gè)支持時(shí)鐘的輸入引腳。

對(duì)于Spartan-6 FPGA設(shè)計(jì)人員來(lái)說(shuō)，MMCM是一個(gè)新的功能塊。MMCM增加了分頻、精細(xì)相移、動(dòng)態(tài)相移、反向時(shí)鐘輸出、CLKOUT6到CLKOUT4級(jí)聯(lián)以及其他一些功能。使用CLKOUT［0:3］，MMCMs到BUFIO/BUFR的HPC連接取代了到BUFPLL的直接路由連接。還提供了更廣泛的DRP。

對(duì)于通用高速I/O時(shí)鐘，使用PLL不再是推薦的CMT功能。PLL與BUFIO或BUFR沒(méi)有直接連接。不再支持CLKOUT0反饋。將MMCM用于高速I/O接口。級(jí)聯(lián)連接使用有限的CMT主干資源。還有一種新的斷電模式。完全支持輸入時(shí)鐘切換。Spartan-6 FPGA和7系列FPGA的工作范圍不同。DRP功能仍然可用。DRP功能位置和地址已更改。

Spartan-6 FPGA DCM_SP不再受支持。要遷移到7系列FPGA，請(qǐng)使用MMCM和PLL.

Spartan-6 FPGA DCM_CLKGEN在7系列FPGA中不受直接支持。使用MMCM或PLL低帶寬輸入抖動(dòng)濾波。還可以使用MMCM或PLL的DRP參考設(shè)計(jì)來(lái)完成M/D值的動(dòng)態(tài)重新編程。

3.時(shí)鐘連接概述

表1對(duì)7系列FPGA時(shí)鐘連接進(jìn)行了總結(jié)。

表1、7系列FPGA時(shí)鐘連接總結(jié)