基于CPLD芯片MAX7000AE實(shí)現(xiàn)TDI/CCD驅(qū)動(dòng)時(shí)序的設(shè)計(jì)

引 言

電荷耦合器件（CCD）作為新興固體成像器件，具有體積小、重量輕、分辨率高、靈敏度高、可靠性好等優(yōu)點(diǎn)，廣泛應(yīng)用于圖像傳感、景物識(shí)別、非接觸測(cè)量等領(lǐng)域。TDI/CCD （時(shí)間延時(shí)積分、電荷耦合器件），與普通線陣CCD相比，一個(gè)主要優(yōu)點(diǎn)是能夠在較低的光照條件下工作；同時(shí)，TDI/CCD通過多次曝光可減少像元間響應(yīng)不均勻和固定圖形噪聲的影響，提高可見光CCD的靈敏度和均勻性。TDI/CCD在航天航空等領(lǐng)域有著非常廣泛的用途。

TDI/CCD應(yīng)用的關(guān)鍵是驅(qū)動(dòng)信號(hào)的產(chǎn)生及輸出信號(hào)的處理。由于不同廠家不同型號(hào)TDI/CCD 器件的驅(qū)動(dòng)電路各不相同，致使驅(qū)動(dòng)信號(hào)的產(chǎn)生必須根據(jù)具體的TDI/CCD器件時(shí)序要求來設(shè)計(jì)驅(qū)動(dòng)電路。如何快速方便地產(chǎn)生TDI/CCD驅(qū)動(dòng)時(shí)序，成為TDI/CCD應(yīng)用的關(guān)鍵。使用專用IC驅(qū)動(dòng)TDI/CCD集成度高但是費(fèi)用高，靈活性和可移植性不好；傳統(tǒng)的時(shí)序發(fā)生器實(shí)現(xiàn)方法如單片機(jī)驅(qū)動(dòng)法、EPROM 驅(qū)動(dòng)法、直接數(shù)字驅(qū)動(dòng)法等，由于速度和功能上的限制，已不能滿足TDI/CCD應(yīng)用向高速、小型化、智能化發(fā)展的需要。可編程邏輯器件CPLD以其高集成度、高速度、高可靠性、開發(fā)周期短可滿足這些需要，與VHDL語言的結(jié)合可以很好地解決上述問題。由于可編程邏輯器件可以通過軟件編程對(duì)其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。

本文分析了Fairchild公司的時(shí)間延時(shí)積分線陣電荷耦合器件CCD525芯片的工作過程和對(duì)驅(qū)動(dòng)時(shí)序的要求，在此基礎(chǔ)上設(shè)計(jì)出合理的時(shí)序控制方案。選用復(fù)雜可編程邏輯器CPLD 作為硬件設(shè)計(jì)平臺(tái)，使用VHDL語言對(duì)驅(qū)動(dòng)電路方案進(jìn)行硬件描述，采用QuartusII對(duì)所設(shè)計(jì)的時(shí)序發(fā)生器成功地進(jìn)行了系統(tǒng)仿真。

1 　可選輸出CCD 驅(qū)動(dòng)時(shí)序發(fā)生器原理

1. 1 　芯片結(jié)構(gòu)說明

加拿大 Fairchild 公司的 CCD525 是一種有效像元數(shù)為2048×96 的四抽頭線陣 TDI/CCD，其像敏單元尺寸為13m（水平）×13μm（垂直），TDI級(jí)數(shù)為 24，32，48，64，96可調(diào)；每個(gè)抽頭輸出頻率為 25MHZ，總輸出頻率為 100MHZ。原理結(jié)構(gòu)如圖1 所示：

它的有效象素單元分四列轉(zhuǎn)移并分別由Vout1、Vout2、Vout3、Vout4三個(gè)端口輸出；驅(qū)動(dòng)脈沖由垂直轉(zhuǎn)移時(shí)鐘V1、V2、V3和水平轉(zhuǎn)移時(shí)鐘H1、H2、H3、H4，復(fù)位脈沖（fw），采樣脈沖（cy），同步脈沖（tb），鉗位脈沖（qw），背景撇出柵脈沖（PIG），積分信號(hào)傳輸?shù)蕉嗦穫鬏斊骺刂齐姌O脈沖（PTG）構(gòu)成。其中鉗位脈沖使輸出信號(hào)鉗制在零信號(hào)電平上。這些信號(hào)均由CCD 驅(qū)動(dòng)時(shí)序發(fā)生器產(chǎn)生。

1. 2 　驅(qū)動(dòng)時(shí)序分析

TDI/CCD 的一個(gè)工作周期分為光積分階段和電荷轉(zhuǎn)移兩個(gè)階段。在光積分階段，存儲(chǔ)柵和模擬移位寄存器隔離，不發(fā)生電荷轉(zhuǎn)移，而是分別工作，存儲(chǔ)柵進(jìn)行光積分，采集到的光信號(hào)在四相水平驅(qū)動(dòng)脈沖的作用下向四個(gè)輸出端轉(zhuǎn)移電荷，由Vout1、Vout2、Vout3、Vout4 端分別并行輸出，復(fù)位信號(hào)清除移位寄存器中的殘余電荷。在電荷轉(zhuǎn)移階段，存儲(chǔ)柵和模擬移位寄存器之間導(dǎo)通，在三相垂直轉(zhuǎn)移脈沖驅(qū)動(dòng)下實(shí)現(xiàn)感光陣列光積分所得的光生電荷并行地分別轉(zhuǎn)移到模擬移位寄存器的電荷勢(shì)阱中。此時(shí)，輸出脈沖停止工作，輸出端沒有有效信號(hào)輸出。以下是CCD525芯片技術(shù)資料中提供的所需時(shí)序，圖2，圖3所示：

圖 3 驅(qū)動(dòng)電路所需水平轉(zhuǎn)移時(shí)鐘時(shí)序

進(jìn)行電荷轉(zhuǎn)移時(shí)，三相控制時(shí)序依次變化。在整個(gè)周期里，CDS（相關(guān)雙采樣）控制信號(hào)fw、qw、cy一直有效，占空比較小。由于像元信號(hào)噪聲的隨機(jī)性，為了提高了系統(tǒng)信噪比，采用了對(duì)像元信號(hào)列合并的方式，即每進(jìn)行兩個(gè)像元的信號(hào)移出（水平轉(zhuǎn)移脈沖信號(hào)控制） ，進(jìn)行一次復(fù)位、鉗位、采樣，且應(yīng)對(duì)第一個(gè)像元復(fù)位、鉗位，在第二個(gè)像元處采樣。 這樣在CDS（相關(guān)雙采樣） 的信號(hào)存儲(chǔ)電容上，將相鄰兩像元的信號(hào)電荷進(jìn)行積分疊加后輸出，實(shí)現(xiàn)合并。

2 　CCD 驅(qū)動(dòng)時(shí)序的CPLD 實(shí)現(xiàn)

2．1 　復(fù)雜可編程邏輯器件（ CPLD）

復(fù)雜的可編程邏輯器件（CPLD）包括可編程邏輯宏單元、可編程I/ O 單元、可編程內(nèi)部連線三種結(jié)構(gòu)，在速度上有一定的優(yōu)勢(shì)，成為高頻領(lǐng)域應(yīng)用的首選器件。結(jié)合系統(tǒng)工作頻率高的特點(diǎn)，這里選用A1tera公司MAX 7000系列器件。MAX 7000系列是工業(yè)界速度最快的高集成度可編程邏輯器件系列，可模仿TTL ，并且可將SSI（小規(guī)模集成電路） 、MSI（中規(guī)模集成電路） 、LSI（大規(guī)模集成電路）的邏輯功能高密度集成。

責(zé)任編輯：gt