采用FPGA+DSP信號(hào)處理硬件結(jié)構(gòu)實(shí)現(xiàn)彈載SAR成像處理系統(tǒng)的設(shè)計(jì)

引言

彈載SAR制導(dǎo)是將SAR技術(shù)應(yīng)用于主動(dòng)雷達(dá)導(dǎo)引頭，可有效提高全天候、全天時(shí)的探測(cè)能力。相對(duì)于其他模式的制導(dǎo)技術(shù)，彈載SAR成像制導(dǎo)技術(shù)所需的數(shù)據(jù)存儲(chǔ)量和計(jì)算量大，導(dǎo)致其硬件成本、功耗、體積等都難以實(shí)現(xiàn)，從而制約了其在精確制導(dǎo)武器裝備中的應(yīng)用［1］。隨著微電子技術(shù)和數(shù)字信號(hào)處理技術(shù)的發(fā)展，FPGA和DSP的強(qiáng)大數(shù)據(jù)處理能力，解決了彈載SAR制導(dǎo)應(yīng)用的瓶頸問題，SAR制導(dǎo)技術(shù)應(yīng)用成為近年來精確制導(dǎo)技術(shù)研究的熱點(diǎn)。彈載SAR成像技術(shù)實(shí)現(xiàn)的主要難點(diǎn)是數(shù)據(jù)量大、信號(hào)處理復(fù)雜、實(shí)時(shí)性要求高。實(shí)時(shí)成像要求信號(hào)處理系統(tǒng)能夠在一定的時(shí)間內(nèi)，完成對(duì)回波數(shù)據(jù)的處理，信號(hào)處理的速度必須高于回波信號(hào)的數(shù)據(jù)率。由于DSP應(yīng)用靈活、處理精度高，早期的信號(hào)處理主要采用DSP技術(shù)。近年來，由于FPGA采用硬件并行處理架構(gòu)，數(shù)據(jù)速率高、資源豐富，易于實(shí)現(xiàn)高度并行、流水處理的特點(diǎn)，采用FPGA進(jìn)行實(shí)時(shí)處理取得了飛速發(fā)展。本文針對(duì)彈載SAR成像技術(shù)難點(diǎn)，提出了一種基于FPGA+DSP彈載SAR成像信號(hào)處理系統(tǒng)的設(shè)計(jì)方法，該方法解決了數(shù)據(jù)量大的前端處理和算法實(shí)時(shí)成像的問題。

1 、系統(tǒng)設(shè)計(jì)

信號(hào)處理單元是彈載SAR信號(hào)處理系統(tǒng)的核心單元。系統(tǒng)采用FPGA+DSP的信號(hào)處理硬件結(jié)構(gòu)，F(xiàn)PGA和DSP分別完成回波數(shù)據(jù)的預(yù)處理和成像算法的實(shí)現(xiàn)，所設(shè)計(jì)的信號(hào)處理系統(tǒng)整體結(jié)構(gòu)如圖1所示，系統(tǒng)由信號(hào)處理主板和數(shù)據(jù)采集子板構(gòu)成。信號(hào)處理主板主要實(shí)現(xiàn)回波數(shù)據(jù)的預(yù)處理、成像算法處理和數(shù)據(jù)傳輸接口的擴(kuò)展，數(shù)據(jù)采集子板主要完成數(shù)據(jù)采集和數(shù)據(jù)輸出任務(wù)。系統(tǒng)通過AD對(duì)線性調(diào)頻收發(fā)機(jī)輸出的差頻信號(hào)以100 MS/s的采樣率進(jìn)行采樣，將采樣后的差頻信號(hào)傳送給FPGA進(jìn)行信號(hào)預(yù)處理，F(xiàn)PGA主要完成對(duì)差頻信號(hào)的數(shù)字低通濾波，濾除差頻信號(hào)不規(guī)則區(qū)的高頻分量，并對(duì)低通濾波后的信號(hào)進(jìn)行數(shù)字正交變換，得到正交的I、Q兩路信號(hào)。DSP接收到FPGA預(yù)處理后的差頻信號(hào)，對(duì)其進(jìn)行SAR信號(hào)處理，主要完成對(duì)SAR信號(hào)的剩余相位項(xiàng)補(bǔ)償、距離徙動(dòng)校正、距離向匹配濾波和方位向匹配濾波。

1.1 A/D轉(zhuǎn)換電路

A/D轉(zhuǎn)換電路是信號(hào)處理系統(tǒng)的重要組成部分，本文所設(shè)計(jì)的系統(tǒng)可以同時(shí)接收兩路中頻模擬信號(hào)。系統(tǒng)選用AD6645模數(shù)轉(zhuǎn)換芯片，AD6645是一款高速、高性能、14 bit單芯片模數(shù)轉(zhuǎn)換器，芯片上集成了采樣保持器和基準(zhǔn)電壓源，其最大采樣速率可達(dá)到105 Mb/s。由于信號(hào)會(huì)通過衰減和增益級(jí)進(jìn)行處理，AD6645的差分輸入不僅改善了片內(nèi)性能，而且使前端信號(hào)輸入電路具有高共模抑制性能，能夠極大抑制接地和電源噪聲等雜聲信號(hào)。AD6645的差分輸入阻抗為1 ，模擬輸入功率僅要求為-2 dBm，從而簡(jiǎn)化了驅(qū)動(dòng)放大器的設(shè)計(jì)。因此，數(shù)據(jù)采集子板采用ADT4-1WT射頻變壓器來驅(qū)動(dòng)AD6645的差分模擬輸入，并在變壓器副邊上使用串聯(lián)電阻 ，將變壓器與A/D隔離開來，以限制從A/D流回到變壓器次級(jí)的動(dòng)態(tài)電流量，通過射頻變壓器作為驅(qū)動(dòng)輸入不僅不消耗功率，而且所產(chǎn)生的噪聲可以忽略不計(jì)，A/D轉(zhuǎn)換電路如圖2所示。

1.2 FPGA模塊設(shè)計(jì)

FPGA模塊設(shè)計(jì)的電路如圖3所示，系統(tǒng)采用Xilinx公司Virtex II Pro系列的XC2VP30作為數(shù)據(jù)的預(yù)處理。XC2VP30集成了2個(gè)32位的PowerPC405處理器硬核、8個(gè)I/O Bank、8個(gè)DCM、30 186個(gè)Logic Cells、136個(gè)18×18 bit乘法器模塊、13 696個(gè)Slice和136個(gè)18 KB的Block RAM。系統(tǒng)采用50 MHz外部晶振作為整個(gè)系統(tǒng)的時(shí)鐘源，利用XC2VP30內(nèi)部的時(shí)鐘管理器DCM，分別為AD6645、異步FIFO和DSP提供時(shí)鐘源。DCM輸出的CLKFX的80 MHz時(shí)鐘信號(hào)分為兩路，一路通過射頻變壓器ADT4-1WT交流耦合到和引腳，作為AD6645采樣時(shí)鐘信號(hào)，保證14位AD輸出的精度和低相位噪聲。另一路直接送入WR_CLK引腳，作為異步FIFO的寫周期。DCM輸出的50 MHz的CLK0時(shí)鐘信號(hào)，通過DSP的內(nèi)部PLL的12倍頻為DSP提供600 MHz時(shí)鐘［6-8］。

1.3 DSP與FPGA接口電路設(shè)計(jì)

系統(tǒng)采用TI公司32位TMS320C6416作為信號(hào)處理主板的核心處理器，其主要任務(wù)是實(shí)現(xiàn)SAR成像算法。為了實(shí)現(xiàn)DSP與FPGA數(shù)據(jù)高速無誤的傳輸，系統(tǒng)通過FPGA實(shí)現(xiàn)異步FIFO把從A/D寫入到FPGA的數(shù)據(jù)準(zhǔn)確無誤地傳送到DSP的EMIF接口［9］。圖4所示為TMS320C6416與FPGA的接口連接圖，DSP通過EMIF接口與FPGA實(shí)現(xiàn)的異步FIFO進(jìn)行通信，通過設(shè)置EMIF控制的存儲(chǔ)器為SRAM類型，將FPGA作為DSP的外部SRAM。EMIF為TMS320C6416的外部存儲(chǔ)器接口，由EMIFA和EMIFB兩個(gè)端口組成。系統(tǒng)選取FIFO的寬度為32 bit，深度為192 000，高16位存正交I路信號(hào)，低16位存正交Q路信號(hào)，采用異步方式傳輸數(shù)據(jù)。為設(shè)計(jì)FIFO的讀寫使能信號(hào)。圖5所示為DSP讀異步FIFO的時(shí)序圖。當(dāng)FIFO緩存達(dá)到半滿時(shí)，HALF_FULL上升沿觸發(fā)DSP外部中斷EXP-INT5，DSP啟動(dòng)DMA以PDT傳輸模式讀取FIFO數(shù)據(jù)，通過PDT操作，可以實(shí)現(xiàn)SDRAM與FIFO之間直接傳輸數(shù)據(jù)，而不需要執(zhí)行2次EMIF操作，提高了數(shù)據(jù)傳輸?shù)男省?/p>

2、 成像算法實(shí)現(xiàn)

原始回波數(shù)據(jù)按PRF依次以距離線的形式順序存入DSP的存儲(chǔ)器中，形成一個(gè)Na×Nr的數(shù)據(jù)矩陣，成像算法對(duì)數(shù)據(jù)的處理可分別在距離向和方位向進(jìn)行。回波數(shù)據(jù)經(jīng)過FPGA預(yù)處理后，算法處理的第一步由于需要對(duì)線性距離走動(dòng)進(jìn)行補(bǔ)償，并對(duì)方位向子孔徑內(nèi)的數(shù)據(jù)進(jìn)行FFT處理，因此需要首先對(duì)輸入距離向的數(shù)據(jù)進(jìn)行轉(zhuǎn)置存儲(chǔ)。同時(shí)，由于DSP在成像處理之后按距離線方式將成像結(jié)果保存到SDRAM，實(shí)現(xiàn)圖像顯示，因此方位向處理之后還需要增加一次對(duì)輸出結(jié)果的轉(zhuǎn)置存儲(chǔ)，這樣整個(gè)處理過程中共需要四次轉(zhuǎn)置存儲(chǔ)處理。在算法處理流程中，需要進(jìn)行多次的相位因子復(fù)乘操作，考慮到系統(tǒng)的實(shí)時(shí)性，最大限度進(jìn)行同類運(yùn)算合并，對(duì)距離向處理和方位向處理的補(bǔ)償因子，可以采用查表的方式得到相應(yīng)的結(jié)果，從而減少成像處理的運(yùn)算量，提高計(jì)算效率［10］。算法中采用子孔徑處理實(shí)際上是將方位向數(shù)據(jù)分成二維的數(shù)據(jù)陣列進(jìn)行處理操作，實(shí)際操作中，DSP可以通過DMA對(duì)存儲(chǔ)區(qū)中數(shù)據(jù)塊進(jìn)行二維操作，這樣可以減小數(shù)據(jù)重組所消耗的時(shí)間，提高程序的執(zhí)行效率。SAR成像系統(tǒng)是典型的數(shù)據(jù)流處理系統(tǒng)，處理過程中不需要數(shù)據(jù)的反饋，彈載SAR聚束成像算法實(shí)現(xiàn)流程如圖6所示。

3、 實(shí)驗(yàn)與分析

系統(tǒng)利用設(shè)計(jì)的信號(hào)處理系統(tǒng)進(jìn)行外場(chǎng)相關(guān)數(shù)據(jù)測(cè)試，測(cè)試平臺(tái)如圖7所示，平臺(tái)由線性調(diào)頻收發(fā)前端、信號(hào)處理系統(tǒng)、運(yùn)動(dòng)軌道和測(cè)試目標(biāo)四部分組成。收發(fā)前端安裝在軌道小車上，收發(fā)前端可以發(fā)射線性調(diào)頻連續(xù)波信號(hào)，調(diào)制周期在1~10 μs范圍內(nèi)可調(diào)，回波信號(hào)可調(diào)衰減在0~40 dB范圍內(nèi)可調(diào)。小車可沿軌道以0~10 m/min速度勻速直線運(yùn)動(dòng)，通過收發(fā)前端沿軌道勻速直線運(yùn)動(dòng)模擬彈載SAR平臺(tái)。

在外場(chǎng)實(shí)驗(yàn)測(cè)試中，通過發(fā)射信號(hào)的同步脈沖信號(hào)對(duì)回波信號(hào)進(jìn)行間斷采樣并存儲(chǔ)，如圖8所示，圖8（a）為發(fā)射信號(hào)與回波信號(hào)的時(shí)頻關(guān)系曲線，圖8（b）為發(fā)射信號(hào)的同步脈沖信號(hào)。系統(tǒng)開始測(cè)試時(shí)，選取任一同步脈沖作為方位向起始時(shí)間，存儲(chǔ)此后一個(gè)脈沖寬度T的回波信號(hào)；然后利用同步脈沖記錄已發(fā)射信號(hào)的個(gè)數(shù)，結(jié)合系統(tǒng)設(shè)置的方位向采樣頻率，確定下一個(gè)需要保存的回波信號(hào)起始時(shí)間，再存儲(chǔ)下一個(gè)脈沖寬度的回波信號(hào)；重復(fù)上述操作，直到采樣結(jié)束。如圖8（b）所示，灰色標(biāo)記的同步脈沖為信號(hào)采樣時(shí)刻，代表方位向采樣點(diǎn)，預(yù)設(shè)的方位向采樣頻率為fas，由圖可知，fas=1/Tr，則相鄰兩個(gè)方位向采樣點(diǎn)之間的脈沖個(gè)數(shù)N=1/Tfas。

為了獲取斜視聚束SAR實(shí)測(cè)數(shù)據(jù)，測(cè)試過程中，以三角錐反射器作為場(chǎng)景中心目標(biāo)，其距離軌道垂直距離為50 m，SAR平臺(tái)天線與軌道垂直方向夾角為30°，模擬實(shí)驗(yàn)測(cè)試平臺(tái)參數(shù)如表1所示。

測(cè)試平臺(tái)采集的回波信號(hào)如圖9（a）所示，經(jīng)低通濾波后的差頻信號(hào)進(jìn)行正交變換，然后送至DSP進(jìn)行二維組合，最后在DSP中對(duì)處理后的信號(hào)分別進(jìn)行距離向和方位向聚焦處理，成像結(jié)果如圖9（b）所示。由圖可知，除去系統(tǒng)固有延遲造成的距離向誤差，目標(biāo)成像位置與場(chǎng)景設(shè)計(jì)的基本一致。

由于實(shí)驗(yàn)室條件限制，模擬實(shí)驗(yàn)平臺(tái)測(cè)試僅能取一般斜視成像場(chǎng)景下目標(biāo)的回波信號(hào)，未能獲取實(shí)測(cè)的具有俯沖運(yùn)動(dòng)彈載SAR回波數(shù)據(jù)，但從原理上驗(yàn)證了本文系統(tǒng)設(shè)計(jì)方法的可行性和正確性。

4、 結(jié)論

本文設(shè)計(jì)了基于FPGA+DSP的彈載SAR成像信號(hào)處理系統(tǒng)，通過采用協(xié)同處理的硬件結(jié)構(gòu)，一方面解決并行性和速度的問題，另一方面提高了DSP數(shù)據(jù)處理的能力。實(shí)驗(yàn)驗(yàn)證了信號(hào)處理系統(tǒng)設(shè)計(jì)的可行性，既滿足系統(tǒng)實(shí)時(shí)性要求高、數(shù)據(jù)量大的要求，又解決了復(fù)雜算法的實(shí)時(shí)實(shí)現(xiàn)問題。

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