基于并行數(shù)據(jù)處理改進(jìn)算法在FPGA中實(shí)現(xiàn)

1、引言

在信號(hào)處理過(guò)程中，我們通常將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)進(jìn)行處理或傳輸。原始數(shù)據(jù)用取樣的方法進(jìn)行采集，通過(guò)A/D轉(zhuǎn)換將模擬信號(hào)變成數(shù)字信號(hào)。但是這樣的數(shù)字信號(hào)由于碼位多，在傳輸過(guò)程中占用帶寬多，傳輸率也低。為了提高傳輸效率，必須對(duì)原始數(shù)據(jù)進(jìn)行量化處理。在實(shí)際運(yùn)用中通常采用非均勻量化。采用輸入信號(hào)幅度和量化輸出數(shù)據(jù)之間定義了兩種對(duì)應(yīng)關(guān)系，一種是在北美日本使用的 律；另一種是在歐洲中國(guó)大陸使用的A律。A律壓縮重要運(yùn)用于數(shù)字電話通訊中的語(yǔ)音壓縮編碼，如何實(shí)現(xiàn)快速壓縮已成為實(shí)際應(yīng)用的關(guān)鍵。隨著VLSI（超大規(guī)模集成電路）特別是FPGA技術(shù)的日益成熟，基于FPGA的各種壓縮編碼的實(shí)現(xiàn)顯示出其獨(dú)特的優(yōu)勢(shì)和廣泛的應(yīng)用前景。本文針對(duì)13折線來(lái)的算法特點(diǎn)，提出一種并行數(shù)據(jù)處理且適合于實(shí)現(xiàn)編碼流水線作業(yè)的改進(jìn)算法，運(yùn)用VHDL語(yǔ)言將其在FPGA中實(shí)現(xiàn)，借助Quartus II 6.0平臺(tái)對(duì)其進(jìn)行驗(yàn)證、仿真，并對(duì)仿真結(jié)果進(jìn)行分析，評(píng)估了系統(tǒng)的性能，證實(shí)了該算法的優(yōu)越性和高效性。

2、原理

圖1 13折線示意圖

3、編碼流水線算法設(shè)計(jì)思路

本設(shè)計(jì)從適合流水線操作的角度對(duì)常規(guī)算法作了改進(jìn)，前級(jí)完成相應(yīng)位計(jì)算后將其結(jié)果傳遞到下一級(jí)，完成后進(jìn)入下一組數(shù)據(jù)的編碼運(yùn)算，從而達(dá)到流水作業(yè)的目的。由于每個(gè)模塊功能獨(dú)立，適合模塊化設(shè)計(jì)。

3.1極性碼C1

表示輸入信號(hào)抽樣值處于8個(gè)

4、具體實(shí)現(xiàn)

圖2 系統(tǒng)框圖

圖2系統(tǒng)框圖中實(shí)現(xiàn)了一種并行數(shù)據(jù)處理且適合于編碼流水線作業(yè)的改進(jìn)算法，并采用FPGA具體實(shí)現(xiàn)。系統(tǒng)主要由狀態(tài)機(jī)（state）和比較單元（compare）這二部分組成，其中Comp1，Comp2，……Comp7這七個(gè)單元模塊在狀態(tài)機(jī)的控制下并行進(jìn)行流水線數(shù)據(jù)處理。即在狀態(tài)機(jī)的控制下，在一個(gè)clk時(shí)鐘脈沖當(dāng)中，七個(gè)單元同時(shí)進(jìn)行著數(shù)據(jù)的處理工作，處理完成后，前一個(gè)Comp單元的輸出作為后一個(gè)Comp單元輸入，在下一個(gè)clk時(shí)鐘脈沖到來(lái)時(shí)緊接著又進(jìn)行下一組數(shù)據(jù)處理。按照這種方式，依次處理下去，從而達(dá)到流水線作業(yè)的目的。下面對(duì)該系統(tǒng)進(jìn)行具體實(shí)現(xiàn)。

4.1狀態(tài)機(jī)（state）

為了使comp模塊間有序進(jìn)行工作，確保之間數(shù)據(jù)正確穩(wěn)定的傳輸，特引入狀態(tài)機(jī)對(duì)各模塊進(jìn)行數(shù)據(jù)讀、寫控制。

4.2比較單元（compare）

圖4 comp 單元流程圖（段落碼單元）

5、驗(yàn)證結(jié)果

本文設(shè)計(jì)算法在quartusII 6.0開(kāi)發(fā)平臺(tái)上，選用cyclone家族芯片對(duì)設(shè)計(jì)進(jìn)行了功能、時(shí)序驗(yàn)證［6］，時(shí)序結(jié)果如下（圖5）：

圖5 時(shí)序仿真結(jié)果圖

從圖5中可以看出，在clk=100MHz時(shí)鐘下，在第一個(gè)數(shù)據(jù)+1248（110011100000）輸入后，經(jīng)過(guò)14個(gè)時(shí)鐘周期，輸出相應(yīng)的帶極性的8位編碼為11110011，再第14個(gè)時(shí)鐘周期之后，隨后每?jī)蓚€(gè)時(shí)鐘周期完成一組數(shù)據(jù)的壓縮編碼。這樣就實(shí)現(xiàn)了編碼的流水線作業(yè)，提高了數(shù)據(jù)處理效率。經(jīng)過(guò)對(duì)數(shù)據(jù)的核對(duì)驗(yàn)證，證明了數(shù)據(jù)運(yùn)算的正確性，達(dá)到預(yù)計(jì)設(shè)計(jì)效果。

對(duì)系統(tǒng)進(jìn)行運(yùn)行速率評(píng)估，確定瓶頸通道如下圖6

圖6 時(shí)序分析圖

從圖5時(shí)序仿真圖可以知道，每?jī)蓚€(gè)時(shí)鐘完成一組編碼，這是由于每個(gè)模塊完成數(shù)據(jù)處理需要讀寫兩個(gè)時(shí)鐘。從圖6可以看出，信號(hào)處理的最大時(shí)間消耗發(fā)生在comp7模塊內(nèi)，耗時(shí)12.900ns，這意味著整個(gè)模塊的最大時(shí)間消耗為12.900ns。即有2T=12.900ns，計(jì)算出T=6.450ns，得出系統(tǒng)的最大時(shí)鐘頻率 Fmax=155.04MHz，最快編碼速率為77.52Mbyte/s。

6、結(jié)束語(yǔ)

在實(shí)際語(yǔ)音通訊中，由于語(yǔ)音采樣速率相對(duì)比較低，一般編碼速率通常為64Kbit/s，在A律壓縮編碼中，使用本文提出的并行數(shù)據(jù)處理算法，應(yīng)用VHDL實(shí)現(xiàn)了編碼的流水線操作，最快編碼速率為77.52Mbyte/s。因此，在多路信號(hào)采集中使用該算法可以極大的提高系統(tǒng)的工作效率。

本文創(chuàng)新點(diǎn)：本設(shè)計(jì)從適合流水線操作的角度對(duì)常規(guī)算法作了改進(jìn)，實(shí)現(xiàn)了流水線操作算法在FPGA上快速A律壓縮編碼的設(shè)計(jì)與驗(yàn)證。

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