基于FPGA技術(shù)實現(xiàn)VXIbus模塊的接口電路設(shè)計

引言

VXI總線技術(shù)經(jīng)過十幾年的發(fā)展，以其開放的系統(tǒng)環(huán)境，模塊化的設(shè)計，緊湊的機械結(jié)構(gòu)，良好的電磁兼容性及可靠性，小型便攜和靈活的通信能力等一系列優(yōu)點滿足了工業(yè)領(lǐng)域?qū)y試與測量的需求。如今，VXI總線作為新一代的測試與測量總線已經(jīng)毋庸置疑，而研制基于VXI總線的測試與測量儀器也成為當(dāng)務(wù)之急，近幾年各種類型的VXI總線器件相繼推出，VXI總線器件主要分為：寄存器基模塊、消息基模塊、存儲器基模塊和擴展器器件四種。目前寄存器基器件在應(yīng)用中所占比例最大（約占70%），其實現(xiàn)方法在遵守VME協(xié)議規(guī)范的前提下各有不同。VXI寄存器基模塊在VXI總線系統(tǒng)中僅能作為從模塊（聽者）工作，總線模塊的電路結(jié)構(gòu)基本上可分為兩部分：總線接口電路和功能電路。對于VXI總線模塊開發(fā)者來說，接口部分為研究重點，功能電路根據(jù)具體工程要求設(shè)計，其中許多電路是成熟的，可以直接移植過來?？偩€接口電路的設(shè)計也可以根據(jù)兩種方式來實現(xiàn)，一種是直接利用專用接口芯片節(jié)省開發(fā)時間。目前，美國有兩家公司生產(chǎn)專用接口芯片，CYPRESS公司的IT9010系列和Interface Technology公司的VIC068系列，但由于這些芯片的價格較高且其實現(xiàn)原理難于理解，很少采用；另一種是利用中、小規(guī)模電路基PAL、GAL、CPLD和FPGA實現(xiàn)。通過利用FPGA實現(xiàn)模塊與VXI總線接口的設(shè)計過程中，總結(jié)出一些通用的設(shè)計思路。

功能設(shè)計

以C尺寸，寄存器基A16/D16器件為例，說明該器件須實現(xiàn)的一般功能。

·集成VXI總線地址譯碼邏輯以及VXIbus/Local bus仲裁邏輯；

·產(chǎn)生VXI總線應(yīng)答信號（DTACK*），根據(jù)數(shù)據(jù)選通信號（DS0*，DS1*）與讀寫信號（WRITE*）控制數(shù)據(jù)的傳輸方向；

·產(chǎn)生本地存儲器片選信號及I/O讀寫信號；

·具有中斷請求功能，可編程中斷向量，支持中斷響應(yīng)菊花鏈；

·產(chǎn)生本地復(fù)位信號；

·支持A16器件相關(guān)寄存器，支持D16和D08（EO）從模式。

以上功能除配置寄存器和器件相關(guān)寄存器外，其余都在1片F(xiàn)PGA芯片內(nèi)實現(xiàn)。

功能實現(xiàn)

圖1是VXI總線寄存器基模塊接口框圖。其中，圖1中的方框圖部分（除功能電路）可由FPGA實現(xiàn)。從實現(xiàn)功能的角度考慮，F(xiàn)PGA實現(xiàn)VXIbus接口電路主要由初始化電路、模塊和寄存器譯碼電路、寄存器讀寫及數(shù)據(jù)傳輸應(yīng)答、中斷申請及響應(yīng)等四部分組成。

開機初始化

根據(jù)VXI總線時序，在電源接通后，背板總線上SYSRST信號由低變高，以使SOFTRST信號由高變低并啟動一次模塊復(fù)位自檢過程。根據(jù)VXI總線協(xié)議，模塊復(fù)位自檢應(yīng)包括各寄存器（基本配置寄存器和用戶定義操作寄存器）的初始化和功能電路的初始化。

模塊和寄存器譯碼

一個VXIbus系統(tǒng)中最多可有256個器件，每個器件都有一個唯一的邏輯地址，編號從0到255。通常規(guī)定00H邏輯地址賦予插入0號槽的為系統(tǒng)提供公共資源的資源管理器和0號槽器件，而FFH號在上電時賦予系統(tǒng)的所有DC器件，其它的01H--FEH號分配給任意的SC器件。每個器件的邏輯地址由人工通過“邏輯地址選擇器”設(shè)定。器件選通是由VXI的地址線A6-A13和地址修改線AM0-AM5來共同實現(xiàn)的，具體原理如圖2所示。邏輯地址作為該器件的標(biāo)準(zhǔn)組態(tài)/操作寄存器的基地址。每個VXIbus器件有一組64字節(jié)的標(biāo)準(zhǔn)組態(tài)/操作寄存器位于系統(tǒng)A16尋址空間的高16K字節(jié)。VXIbus系統(tǒng)中，各器件內(nèi)部的各可尋址單元是統(tǒng)一分配的。每個器件都支持16位尋址方式，每個器件64字節(jié)的最小地址空間是在寄存器基地址的基礎(chǔ)上向上疊加的，如果器件的邏輯地址為V，則器件寄存器的基地址可由下式給出：

器件寄存器的基地址=215+214+V×64

選中模塊的條件用邏輯表達式描述為

CARDADDR=（A［13..6］=LA［7..0］）&&（AM ［5..0］=2DH||A M［5..0］=29H）&&（IACK* =1）&&（LWORD*=1），也可用語言描述為：當(dāng)器件被尋址時，接收地址線A01-A15及地址修改線AM0-AM5上的信息，并將其與本模塊上硬件地址開關(guān)設(shè)置的邏輯地址相比較，如果AM0-AM5上的邏輯值為29H或2DH，地址線A15，A14均為1，并且A13-A6上的邏輯值與模塊的邏輯地址相等時，該器件被選通，接著其譯碼結(jié)果被送往下一級譯碼控制，通過對地址A01-A05進行譯碼選中模塊在16位地址空間的操作寄存器。

組態(tài)寄存器的設(shè)置

ID寄存器

ID寄存器是讀寄存器，用于回答本模塊是寄存器基器件。其內(nèi)容一般可由總線三態(tài)緩沖器讀出。

型號寄存器

型號寄存器用于將本模塊和其他模塊區(qū)別。

狀態(tài)寄存器

狀態(tài)寄存器一般用5位，分別為CI（命令寫入與否）、PASS（初始化或自檢通過與否）、RDY（是否準(zhǔn)備好）、DONE（命令是否執(zhí)行完畢）、MODID*（模塊是否被識別）。

以上只列出了三種比較基本的寄存器的使用情況，由于每個器件有64字節(jié)的標(biāo)準(zhǔn)組態(tài)/操作寄存器，其他寄存器的配置應(yīng)根據(jù)需要進行安排。

DTB及DTB仲裁

DTB及DTB仲裁是VXI接口的核心， DTB主要包括：尋址總線、數(shù)據(jù)總線和控制總線。尋址線包括地址線A01～A31、數(shù)據(jù)選通線DS0*和DS1*、長字線LWORD* 、讀寫線WR* 和地址選通線AS*。存儲器的最小尋址單位是字節(jié)，每一個字節(jié)都有唯一的二進制地址。VMEbus的數(shù)據(jù)寬度為32位，因此它可以一次進行傳輸4個字節(jié)單元中的部分或全部字節(jié)單元，主模塊用A02－A31地址線來決定所傳輸?shù)哪囊粋€4字節(jié)組，另外用4根信號線DS0*、DS1*、A01和LWORD*決定每次數(shù)據(jù)傳輸中所選擇的4字節(jié)組中的字節(jié)單元。字節(jié)定義及訪問控制分別見表1和2。另外，數(shù)據(jù)傳輸總線DTB有6根地址修改線（AM0～AM5），主模塊可用它向從模塊傳遞附加的二進制信息。根據(jù)VXIbus規(guī)范，A16器件只對地址修改碼29H、2DH進行響應(yīng)，因此，AM2可以不參與譯碼。若只使用雙字節(jié)訪問中的字節(jié)（0-1），因此，DS0*=0、DS1*=0、A01=0和LWORD*=1。

讀寫控制

該部分電路負(fù)責(zé)控制VXI總線與模塊間的數(shù)據(jù)傳輸方向（DIR）和VXI總線與模塊之間是否選通（DBEN）。邏輯表達式如下：

DIR = VWRITE*;

DBEN =（！VDS0* II ！VDS1*） && ！CARDADDR

產(chǎn)生內(nèi)部讀寫和選通信號

該部分電路用來實現(xiàn)DS0*、DS1*、AS*、WRITE*等信號的產(chǎn)生，這些信號不需要設(shè)計，直接利用背板提供的信號直接引入FPGA電路即可，但這些信號要根據(jù)實際進行組態(tài)。VXI總線數(shù)據(jù)傳輸應(yīng)答信號（DTACK*）、鎖存信號（LATCH*）、數(shù)據(jù)傳輸使能信號（DBEN*）依據(jù)實際要求進行設(shè)計，它們的時序比較復(fù)雜，因此一般采用AHDL描述語言設(shè)計，通過狀態(tài)機實現(xiàn)。

中斷控制與響應(yīng)的處理

VXI的中斷請求和響應(yīng)的處理完成如下任務(wù)：

·使用7根中斷請求線之一向監(jiān)視中斷請求線的中斷處理器請求一個中斷。

·監(jiān)控地址總線的最低3位VA［3..1］、IACKIN*、IACK*，當(dāng)IACKIN*傳遞到本模塊時，比較VA［3..1］與自己使用的中斷請求IRQN*來判斷是否為所請求的中斷。

·確認(rèn)時，切斷中斷菊花鏈，并撤銷中斷請求，為中斷器提供1~4字節(jié)的狀態(tài)/識別消息；如果中斷響應(yīng)條件不滿足，則驅(qū)動IACKOUT*為低電平，將中斷應(yīng)答菊花鏈信號傳遞到下一個插槽的相應(yīng)模塊，中斷請求繼續(xù)有效。

FPGA的設(shè)計

FPGA的設(shè)計一般采用比較流行的MAX+PLUS II軟件，實現(xiàn)VXI總線接口電路，F(xiàn)PGA的設(shè)計流程包括以下幾個部分：

·設(shè)計輸入。邏輯設(shè)計的輸入方法有圖形輸入、文本輸入、波形輸入和由第三方EDA工具生成的EDIF網(wǎng)表輸入等。其中較常用的是圖形輸入和文本輸入。圖形輸入使用軟件系統(tǒng)提供的元器件庫及各種符號和連線畫出電原理圖，形成原理圖輸入文件。文本輸入是指以各種硬件描述語言為設(shè)計工具的設(shè)計方法。MAX+PLUS II軟件包含集成的文本編輯程序和綜合工具，可以使用VHDL（超高速集成電路硬件描述語言）、Verilog HDL、AHDL（Altera硬件描述語言）等硬件描述語言設(shè)計電路。

·編譯。主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。

·仿真。是將編譯產(chǎn)生的延時信息加入到設(shè)計中，進行布局布線后的仿真，與實際器件工作時的情況基本相同，可以檢驗電路的邏輯關(guān)系受布局布線的影響程度。

·時序分析?？梢杂嬎泓c到點的器件延時矩陣，確定器件引腳上的建立時間與保持時間要求，以及關(guān)鍵路徑的傳播延時。

·器件編程。用EPROM或編程電纜將經(jīng)仿真驗證的配置文件寫入FPGA。

·在線校驗。給系統(tǒng)加入實際激勵，進行測試，以檢查是否完成預(yù)定功能。

利用FPGA技術(shù)開發(fā)VXI接口電路時，要根據(jù)設(shè)計需要選擇合適的開發(fā)系統(tǒng)。針對不同的VXI模塊設(shè)計，選用相應(yīng)容量和引腳數(shù)的FPGA芯片。在具體選擇FPGA芯片型號時，應(yīng)該考慮以下幾個因素：芯片內(nèi)部可用邏輯門數(shù)量、引腳對引腳（pin-to-pin）邏輯延遲時間、芯片的封裝和引腳數(shù)等。在芯片的封裝選擇上，對于支持在線配置的芯片，可以選用表面貼裝的，而對于只能用編程器配置的芯片，應(yīng)盡量選用類似PLCC的封裝，并考慮使用IC座。

結(jié)語

用可編程器件設(shè)計VXIbus模塊的接口電路使設(shè)計大大簡化了，縮短了開發(fā)周期，同時VXIbus模塊的設(shè)計又有一定的規(guī)律可循，尤其是上文所提到的大部分內(nèi)容在VXIbus模塊設(shè)計中具有良好的通用性，設(shè)計者可以根據(jù)功能要求的不同設(shè)計不同的邏輯電路，而接口部分的設(shè)計，可依據(jù)上文進行開發(fā)。

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