采用VHDL-93語言和可編程芯片實現(xiàn)IIC總線接口的芯片功能設計

IIC總線是PHILIPS公司開發(fā)的一種簡單、雙向、二線制、同步串行總線。它只需兩根線（串行時鐘線和串行數(shù)據線）即可在連接于總線上的器件之間傳送信息。該總線是高性能串行總線，具備多主機系統(tǒng)所需要的裁決和高低速設備同步等功能，應用極為廣泛。

目前市場上雖然有專用IIC總線接口芯片，但是地址可選范圍小、性能指標固定、功能單一、使用不方便。根據IIC總線的電氣特性及其通訊協(xié)議，采用ALteRA公司的FLEX10K系列ISP器件EPF10K10LC84-3可以方便地實現(xiàn)IIC總線的通訊接口，且具有高速、易調試、可以靈活地實現(xiàn)地在線配置等優(yōu)點，同時大大地減少了系統(tǒng)的開發(fā)周期。

1、IIC總線的數(shù)據傳輸規(guī)范

IIC總線主從機之間的一次數(shù)據傳送稱為一幀，由啟動信號、地址碼、若干數(shù)據字節(jié)、應答位以及停止信號等組成。通訊啟動時，主動發(fā)送一個啟動信號（當SCL線上是高電平時，SDA線上產生一個下降沿）、從機的地址碼（8位）和讀寫信號；通訊停止時，主機發(fā)送一個停止信號（當SCL線上是高電平時，SDA線上產生一個上升沿）。在數(shù)據傳送過程中，當SCL線上是高電平時，必須保證SDA線上的數(shù)據穩(wěn)定；傳送一個字節(jié)的數(shù)據，必須由接收機發(fā)一個應答信號。總線的傳輸碼速率為100kbps（標準）～400kbps（高速）。采用+5V電源供電時，輸入電平規(guī)定為：VILmax=1.5V，VIHmin=3V；采用寬電源電壓時，電平規(guī)定為：VILmax=1.5VDD，VIHmin=3VDD。

IIC總線的通訊過程如圖1所示。

2、ISP的邏輯實現(xiàn)

基于IIC總線的數(shù)據傳輸規(guī)范，為完成IIC總線的數(shù)據發(fā)送與接收，采用ISP器件實現(xiàn)通訊接口的邏輯功能框圖如圖2所示。通過頻選、控制、可控時鐘可獲得100kHz、200kHz、300kHz、400kHz的時鐘頻率。器件退出總線競爭后，時鐘線置高電平。

2.1 通訊的啟動與停止

在主機方式下，接收數(shù)據時，ISP器件必須通過啟動信號生成器送出一個啟動信號，然后發(fā)送從機的地址信號和讀寫信號。只有這樣，才能在總線上發(fā)送數(shù)據。該過程由控制寄存器啟動。VHDL描述如下：

PROCESS（WR，CS）

——WR IS CPU WRITE SIGNAL

——CS IS THIS CHIP‘S SELECT SIGNAL ADDRS：=’0‘；

IF（Ctrreg（0）=’1‘AND Ctrreg（3）=’1‘ AND SCL1=’1‘）THEN

——Ctrreg 為控制寄存器

CLK1COUNT：=’0‘；

SDA1：=’1‘；

IF（CLK1 EVENT AND CLK=’0‘）THEN

IF（CLK1COUNT=’3‘）THEN

SDA1：=’1‘;

ADDRS：=’1‘;

Ctrreg（3）：=’0‘;

CSTA：=’1‘;

ELSE［page］

CLK1COUNT：=CLK1COUNT+1;

END IF;

END IF;

END IF;

IF（ADDRS=’1‘AND SCL1 ’EVENT AND SCL1=‘1’）THEN

························——將數(shù)據寄存器中的數(shù)據

························——及WR信號移位發(fā)出（略）

END IF；

END PROCESS；

當一次通訊結束時，主機要發(fā)送停止信號。該過程同樣同控制寄存器控制；當控制字第二位為‘1’時，ISP器件產生停止信號。VHDL描述與啟動類似。

2.2 發(fā)送數(shù)據

在主機方式下，完成啟動和地址信號發(fā)送后即開始發(fā)送數(shù)據。發(fā)送數(shù)據時并串轉換器在SCL的下降沿移位，保證SCL高電平時SDA上的數(shù)據穩(wěn)定。發(fā)送的進程由WR信號和從機的應答信號啟動。

當ISP器件在總線競爭失敗時，由處理器將ISP器件轉為從機工作方式，處理器向地址檢測電路送該器件在系統(tǒng)中的地址。只有在接收到的地址信息與該器件所設的地址相同時，才發(fā)出應答信號，開始通訊。每發(fā)送一個字節(jié)即將SDA拉高，等待接收機的應答信號，準備下一個數(shù)據。

2.3 接收數(shù)據

在主機方式下，完成通訊啟動和地址信號發(fā)送后便開始準備接收數(shù)據。每接收一個字節(jié)后要發(fā)出應答信號，產生一個負脈沖作為中斷請求信號輸出給處理器。若此時系統(tǒng)忙，則拉低SCL電平迫使發(fā)送機進入等待狀態(tài)。從機方式下的接收與主機方式下一樣。VHDL描述如下：

PROCESS（SDA1）

SACK：=‘0’；

FULL1：=‘0’；

STP：=‘0’；

INTQ：=‘1’；

IF（CSTA=‘1’ AND ADDOK=‘1’）THEN

IF（SCL‘1’EVENT AND SCL1=‘0’）THEN

……——接收數(shù)據，串入并出移位（略）

FULL1：=‘1’；

END IF；

END IF；

IF（FULL1=‘1’）THEN

IF（RD‘EVENT AND RD=’1‘AND

SCL1’EVENT AND SCL1=‘0 AND

BUSY=’0‘）THEN

SDA1：=’0‘；

FULL：=’0‘；

INTQ：=’0‘；

ELSE

SDA1：=’1‘；

IF（CLK1’EVENT AND CLK=‘0’ AND FULL1=‘0’）THEN

IF（CLK1COUNT‘20’）THEN

INTQ：=‘1’；

CLK1COUNT：=‘0’；［page］

ELSE

CLK1COUNT：=CLK1COUNT+1；

END IF；

END IF；

IF（SLAVE=‘1’ AND SCL=‘1’ AND SDA ‘EVENT AND SDA=’1‘）THEN

STP：=’1‘；

CSTA：=’0‘；

END IF；

END IF；

END PROCESS；

2.4 總線仲裁

在通訊過程中，ISP器件在發(fā)送數(shù)據的同時接收總線上的數(shù)據，將該數(shù)據與已送的數(shù)據進行比較，若不相同則置位狀態(tài)發(fā)生器的SLAVE，表示該主機退出競爭。通過處理給控制寄存器發(fā)送控制字可以讓ISP器件轉入從機工作方式。這時啟動地址檢測，禁止SCL的發(fā)送。在一次通訊結束后，將狀態(tài)生成器的END置位，此時處理器可以再次將ISP器件設置為主機方式。

2.5 控制寄存器與狀態(tài)生成器

控制寄存器主要是定義ISP器件的工作狀態(tài)，其各位的定義為：

BUSY：若該位為’1‘，主機作為接收機時，不發(fā)應答信號；

STA：啟動信號位；

STP：停止信號位；

M/S：主從機位，用于選擇芯片工作狀態(tài)（主機還是從機）；

CLKS1、CLKS2：頻選控制位；

CLKEN：SCL使能位，該位為1時SCL置高電平。

狀態(tài)生成器可以生成工作狀態(tài)信號（中斷、IIC總線競爭、從機方式時通訊開始與結束）供處理器查詢處理。

3、 參數(shù)配置

該器件可以配置為從100kbps（標準）到400kbps（高速）的任何傳送速度，以滿足不同的需要。只需在VHDL（描述的結構體中指明配置的參數(shù)即可實現(xiàn)配置，非常方便。

本設計只使用一片可編程芯片即可完成IIC總線接口的芯片功能。由于采用VHDL-93語言進行設計，具有良好的可移植性，可用于其它ISP廠家的產品中。通過ByteBlast下載線可以在線改變其功能，體現(xiàn)了ISP器件的優(yōu)越性。

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