通過CPLD器件實(shí)現(xiàn)雷達(dá)接收機(jī)的自動(dòng)增益控制電路的設(shè)計(jì)

1、 概 述

雷達(dá)觀測的目標(biāo)有大、有小，有遠(yuǎn)、有近，因此反射信號的強(qiáng)弱程度可能變化很大。當(dāng)大目標(biāo)處于近距離時(shí)，其反射信號很強(qiáng)，就會(huì)使接收機(jī)發(fā)生過載現(xiàn)象，破壞接收機(jī)的正常工作。為了防止強(qiáng)信號使接收機(jī)過載，需要對接收機(jī)的增益進(jìn)行調(diào)節(jié)；在跟蹤雷達(dá)中，為了保證對目標(biāo)的自動(dòng)方向跟蹤，要求接收機(jī)輸出的角誤差信號的強(qiáng)度只與目標(biāo)偏離天線軸線的夾角D（稱為誤差角）有關(guān)，而與目標(biāo)的遠(yuǎn)近、反射面積的大小等因素?zé)o關(guān)（即誤差信號實(shí)現(xiàn)歸一化），因此采用自動(dòng)增益控制電路（AGC）。

數(shù)字增益控制電路的原理圖示如圖1所示，其中IF是中頻輸入信號，Lo是相干信號。

對于單脈沖跟蹤雷達(dá)而言，圖1是和支路的電路框圖，他是一個(gè)閉環(huán)系統(tǒng)，為了保證2個(gè)差支路輸出的角誤差信號與目標(biāo)的遠(yuǎn)近無關(guān)，和路產(chǎn)生的AGC控制碼必須同時(shí)對2個(gè)差路進(jìn)行增益控制，為了補(bǔ)償和差三路的數(shù)控衰減器的不一致性，通常利用ROM來修正差路的控制特性曲線，以和路AGC控制碼為地址，ROM內(nèi)的數(shù)據(jù)是和路AGC控制碼所對應(yīng)的差路AGC控制碼。

2、 用CPLD器件實(shí)現(xiàn)DAGC運(yùn)算

由ALTERA公司所推出的復(fù)雜可編程邏輯器件（CPLD）有各種系列的產(chǎn)品。其中EPFl0K系列集成度達(dá)到了上萬門，并含有較大容量的內(nèi)部存儲(chǔ)器，可以在單個(gè)器件內(nèi)集成大量的功能單元，實(shí)現(xiàn)復(fù)雜的邏輯電路。

VerilogHDL是在應(yīng)用最為廣泛的C語言基礎(chǔ)上發(fā)展起來的一種硬件描述語言，VerilogHDL提供了非常精簡和易讀的語法，相比較而言，VHDL的描述長度是VerilogHDI。的2倍。設(shè)計(jì)者只要學(xué)會(huì)Verilog一門語言，就可以應(yīng)付邏輯設(shè)計(jì)中所有方面的事情。

IQ解調(diào)放大后的零中頻模擬信號經(jīng)A／D轉(zhuǎn)換電路變成數(shù)字信號至DAGC電路，DAGC電路采用單片CPLD器件（EPFl0K100EQC240-1），器件內(nèi)部的運(yùn)算全部采用VerilogHDL語言編程實(shí)現(xiàn)，子程序包括：求模運(yùn)算、門限、積分器及時(shí)序電路。DAGC電路的內(nèi)部邏輯圖如圖2所示。 求模運(yùn)算相當(dāng)于傳統(tǒng)模擬AGC電路中的峰值檢波器，通常有2種方法可實(shí)現(xiàn)求模運(yùn)算：一種是查表法；另一種是采用經(jīng)驗(yàn)公式來計(jì)算。為了簡化程序，這里介紹經(jīng)驗(yàn)公式的算法：

模值=“二選大”+0．416ד二選小”

先對I路信號和Q路信號分別取絕對值，用比較器判斷二者的大小，取其中大的值給“二選大”，小的值給“二選小”，在程序中調(diào)用一次乘法器，和一次加法器即可計(jì)算出信號的模值。

為保證接收機(jī)的靈敏度，采用帶門限的AGC電路（又稱延遲式AGC電路），對輸入信號與門限值之比取對數(shù)，即為輸入信號與門限的誤差，對數(shù)運(yùn)算可利用CPLD器件的片內(nèi)ROM用查表法實(shí)現(xiàn)。

積分器的功能是記憶前一采樣周期的AGC控制碼，并根據(jù)本次采樣周期計(jì)算的誤差值對其進(jìn)行調(diào)整，最終使接收機(jī)的視頻輸出幅度穩(wěn)定在門限電平附近，幅度起伏小于1dB。

3、 數(shù)控衰減器在中頻電路中引入的沖擊振蕩問題

由于AGC控制碼的開關(guān)作用會(huì)在數(shù)控衰減器的輸出端產(chǎn)生沖擊振蕩，這種沖擊振蕩是不可消除的，他會(huì)對中頻信號造成干擾，成為假目標(biāo)，破壞接收機(jī)的正常工作。采取以下措施可將這種沖擊振蕩對接收機(jī)的影響降至最小。

（1）合理設(shè)計(jì)時(shí)序電路

數(shù)控衰減器產(chǎn)生的沖擊振蕩雖然不能徹底消除，但如果把AGC控制碼的變化控制在雷達(dá)的休止期內(nèi)，就會(huì)避免沖擊振蕩干擾中頻信號。時(shí)序電路用以產(chǎn)生所有功能模塊所需的同步信號，時(shí)序信號的波形圖如圖3所示。

（2）數(shù)控衰減器的延遲時(shí)間必須盡可能小，具體數(shù)值主要取決于雷達(dá)休止期的時(shí)間。

4、 數(shù)控衰減器的實(shí)現(xiàn)

數(shù)控衰減器的實(shí)現(xiàn)方法有2種：一種是用開關(guān)選I通電組網(wǎng)絡(luò)實(shí)現(xiàn)，其缺點(diǎn)是小衰減量位電路是失配的，I駐波比較大，高衰減量位的精度不易保證，組合起來I積累誤差較大。另一種是使用D／A轉(zhuǎn)換器輸出控制模擬衰減器實(shí)現(xiàn)數(shù)控衰減器，控制精度容易保證，功能圖如圖4所示。 模擬衰減器控制的線性度一般比較差，AGC控制碼通常是8b，直接用這8b數(shù)據(jù)輸入給D／A轉(zhuǎn)換器去控制模擬衰減器，其控制精度是不能滿足接收機(jī)的指標(biāo)要求的，圖4中的CPLD器件實(shí)際上是實(shí)現(xiàn)了EPROM的功能，EPROM的地址是AGC控制碼，其數(shù)據(jù)輸出可以選擇12b，選用12b的D／A轉(zhuǎn)換器輸出控制模擬衰減器，控制精度可達(dá)到0．5dB。如果這部分電路放在中放盒里，CPLD器件可選擇EPM7128SLC84-6，雖然該器件沒有片內(nèi)存儲(chǔ)器，但用VerilogHDL語言編程很容易實(shí)~EPROM的功能，單片EPMTl28器件可替代4個(gè)8b的EPROM器件，實(shí)現(xiàn)電路的小型化。

5 、結(jié) 語

增益控制電路是雷達(dá)接收機(jī)的重要輔助電路，早期的雷達(dá)采用模擬AGC電路，不便于調(diào)試，后來采用EPROM和D／A轉(zhuǎn)換器對模擬衰減器的控制曲線加以修正，使接收機(jī)易于調(diào)試，但電路集成度低，設(shè)備量大。本文中介紹的數(shù)字增益控制電路用單片CPLD器件實(shí)現(xiàn)，電路參數(shù)調(diào)整靈活快捷，同時(shí)也實(shí)現(xiàn)了電路板的小型化。

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