關于FPGA芯片結構的簡單介紹

（文章來源：OFweek）

FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點

FPGA芯片主要由三部分組成，分別是IOE（input output element，輸入輸出單元）、LAB（logic array block，邏輯陣列塊，對于Xilinx稱之為可配置邏輯塊CLB）和Interconnect（內部連接線）。

IOE是芯片與外部電路的物理接口，主要完成不同電氣特性下輸入/輸出信號的驅動與匹配要求，比如從基本的LVTTL/LVCMOS接口到PCI/LVDS/RSDS甚至各種各樣的差分接口，從5V兼容到3.3V/2.5V/1.8V/1.5V的電平接口，下面是ALTERA公司的Cyclone IV EP4CE115F29設備的IOE結構

FPGA的IOE按組分類，每組都能夠獨立地支持不同的I/O標準，通過軟件的靈活配置，可匹配不同的電器標準與IO物理特性，而且可以調整驅動電流的大小，可以改變上/下拉電阻，Cyclone IV設備有8個IO blank（組），見下圖：

LAB是FPGA的基本邏輯單元，其實際的數(shù)量和特性依據所采用的器件的不同而不同，EP4CE115F29設備的每個LAB的布局包括16個LE、LAB控制信號、LE carry chains、Register chains和Local interconnect，其LAB結構圖如下：

LE是Cyclone IV設備最小的邏輯單元，每個LE主要有LUT和寄存器組成的，

查找表LUT（Look-Up-Table）其本質是一個靜態(tài)存儲器SRAM，目前FPGA多采用4輸入的LUT，每個LUT可以看作一個有4位地址線的16x1的RAM。當我們通過原理圖或HDL語言描述了一個邏輯電路后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入RAM。這樣，在FPGA工作時，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出。

FPGA內部連接線很豐富，根據數(shù)據手冊的描述，主要有圖3中的Row interconnect、column interconnect、Direct link interconnect、和Local interconnect和Register chain interconnect（寄存器之間連接的連接線）。

內部連接線聯(lián)通FPGA內部的所有單元，而連線的長度和工藝決定著信號再連接線上的驅動能力和傳輸速度。在實際開發(fā)中，設計者不需要直接選擇連接線，布局布線器可自動地根據輸入邏輯網表（這由綜合生成）的拓撲結構和約束條件選擇連接線來連通各個邏輯單元，所以，從本質上來說，布線資源的使用方法和設計的結果有密切和直接、直接的關系。
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