ADRV9029是一款高度集成的射頻(RF)捷變收發(fā)器，提供四個獨(dú)立控制的發(fā)射器、用于監(jiān)測每個發(fā)射器通道的專用觀測接收器輸入、四個獨(dú)立控制的接收器、集成式頻率合成器和數(shù)字信號處理功能，形成了完整的收發(fā)器解決方案。
接收器子系統(tǒng)包括四個具有寬動態(tài)范圍的獨(dú)立寬帶寬直接變頻接收器。四個獨(dú)立發(fā)射器采用一個直接變頻調(diào)制器，可在低功耗條件下實(shí)現(xiàn)低噪聲運(yùn)行。該器件還包括兩個寬帶寬時間共享觀測路徑接收器，每個接收器具有兩路輸入，用于監(jiān)測發(fā)射器輸出。
完整的收發(fā)器子系統(tǒng)包括自動和手動衰減控制、直流失調(diào)校正、正交誤差校正(QEC)和數(shù)字濾波功能，因此數(shù)字基帶中不再需要這些功能。它還集成了其他輔助功能，例如模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)，以及用于提供各種數(shù)字控制選項(xiàng)的通用輸入/輸出(GPIO)。
為了實(shí)現(xiàn)較高的RF性能水平，該收發(fā)器包含五個完全集成的鎖相環(huán)(PLL)。兩個PLL為發(fā)射器和接收器信號路徑提供低噪聲和低功耗的小數(shù)N分頻RF頻率合成。第三個完全集成的PLL支持觀測接收器的獨(dú)立本振(LO)模式。第四個PLL生成轉(zhuǎn)換器和數(shù)字電路所需的時鐘，第五個PLL則為串行數(shù)據(jù)接口提供時鐘。
多芯片同步機(jī)制可在多個ADRV9029芯片之間同步所有LO相位和基帶時鐘。該器件集成了所有壓控振蕩器(VCO)和環(huán)路濾波器元件，并可通過數(shù)字控制接口進(jìn)行調(diào)整。
該器件包含一個完全集成的低功耗數(shù)字預(yù)失真(DPD)自適應(yīng)引擎，用于功率放大器線性化。DPD支持使用高效功率放大器，不僅可減少基站無線電的功耗，同時還可減少與基帶處理器接口所需的SERDES通道數(shù)量。
ADRV9029的低功耗削峰(CFR)引擎降低了輸入信號的峰均比(PAR)，從而實(shí)現(xiàn)了更高效率的傳輸線路升級，同時降低了基帶處理器的處理負(fù)荷。
串行數(shù)據(jù)接口包括四個串行器通道和四個解串器通道。該接口支持JESD204B和JESD204C標(biāo)準(zhǔn)，能以高達(dá)24.33 Gbps的數(shù)據(jù)速率運(yùn)行。該接口還支持針對更低帶寬的交錯模式，從而將高速數(shù)據(jù)接口通道數(shù)降至1。它還支持固定和浮點(diǎn)兩種數(shù)據(jù)格式。浮點(diǎn)格式使內(nèi)部自動增益控制(AGC)對解調(diào)器器件不可見。
ADRV9029可直接由1.0 V、1.3 V和1.8 V穩(wěn)壓器供電，并通過一個標(biāo)準(zhǔn)串行外設(shè)接口(SPI)串行端口進(jìn)行控制。全面的節(jié)電模式可將正常使用情況下的功耗降至低點(diǎn)。ADRV9029采用14 mm × 14 mm、289引腳芯片級球柵陣列(CSP_BGA)封裝。
ADRV9029BBCZ 應(yīng)用
- 3G/4G/5G TDD和FDD大規(guī)模MIMO、宏蜂窩和小型蜂窩基站
ADRV9029BBCZ 特性
- 4 個差分變送器
- 4 個差分接收器
- 2 個觀察接收器，各帶 2 個輸入
- 中心頻率：75 MHz 至 6000 MHz
- 完全集成的 DPD 自適應(yīng)引擎，用于功率放大器的線性化
- 削峰 (CFR) 引擎
- 最大接收器帶寬：200 MHz
- 最大變送器大信號帶寬：200 MHz
- 最大變送器合成帶寬：450 MHz
- 最大觀察接收器帶寬：450 MHz
- 完全集成的獨(dú)立小數(shù) N 射頻頻率合成器
- 完全集成的時鐘頻率合成器
- 適用于所有本地振蕩器和基帶時鐘的多芯片相位同步
- 支持 TDD 和 FDD 應(yīng)用
- 24.33 Gbps JESD204B/JESD204C 數(shù)字接口
