具有 6 個可編程輸出的超低噪聲時鐘抖動消除器
| Function | Dual-loop PLL |
| Number of outputs | 7 |
| RMS jitter (fs) | 111 |
| Output frequency (Min) (MHz) | 0.329 |
| Output frequency (Max) (MHz) | 3072 |
| Input type | LVCMOS, LVDS, LVPECL |
| Output type | LVCMOS, LVDS, LVPECL |
| Supply voltage (Min) (V) | 3.15 |
| Supply voltage (Max) (V) | 3.45 |
| Features | 0 Delay |
| Operating temperature range (C) | -40 to 85 |
- 超低的均方根值 (RMS) 抖動性能
- 111fs，RMS 抖動（12kHz 至 20MHz）
- 123fs，RMS 抖動（100Hz 至 20MHz）
- 雙環(huán)路 PLLatinum鎖相環(huán) (PLL) 架構(gòu)
- PLL1
- 集成低噪聲晶體振蕩器電路
- 輸入時鐘丟失時采用保持模式
- 自動或手動觸發(fā)/恢復(fù)
- PLL2
- 標準化鎖相環(huán) (PLL) 噪底為 –227dBc/Hz
- 相位檢測器速率最高可達 155MHz
- OSCin 倍頻器
- 集成低噪聲壓控振蕩器 (VCO)或外部 VCO 模式
- 兩個具有 LOS 的冗余輸入時鐘
- 自動和手動切換模式
- 50% 占空比輸出分配，1 至 1045（偶數(shù)和奇數(shù)）
- 6 路低電壓正射極耦合邏輯 (LVPECL)、低壓差分信令 (LVDS) 或低電壓互補金屬氧化物半導(dǎo)體 (LVCMOS) 可編程輸出
- 數(shù)字延遲：固定或可動態(tài)調(diào)節(jié)
- 模擬延遲控制（步長為 25ps）
- 7 路差分輸出；最高可達 14 路的單端輸出
- 多達 6 個 VCXO/晶振緩沖輸出
- 時鐘速率高達 1536MHz
- 0 延遲模式
- 加電時 3 個缺省時鐘輸出
- 多模式：雙 PLL、單 PLL 和時鐘分配
- 工業(yè)溫度范圍：-40°C 至 +85°C
- 3.15V 至 3.45V 工作電壓
- 64 引腳超薄四方扁平無引線 (WQFN) 封裝 (9.0mm × 9.0mm × 0.8mm)
應(yīng)用
- 數(shù)據(jù)轉(zhuǎn)換器計時
- 無線基礎(chǔ)設(shè)施
- 網(wǎng)絡(luò)、同步光纖網(wǎng) (SONET) 或同步數(shù)字體系 (SDH)、數(shù)字用戶線路接入復(fù)用器 (DSLAM)
- 醫(yī)療、視頻、軍事和航天領(lǐng)域
- 測試和測量
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LMK04208 器件是一款高性能時鐘調(diào)節(jié)器，具備出色的時鐘抖動消除、生成和分配 等高級功能， 能夠充分滿足新一代系統(tǒng)要求。雙環(huán) PLLatinum架構(gòu)利用低噪聲 VCXO 模塊能夠?qū)崿F(xiàn) 111fs RMS 抖動（12kHz 至 20MHz）或采用低成本外部晶振及變?nèi)荻O管實現(xiàn)低于 200fs 的 RMS 抖動（12kHz 至 20MHz）。
雙環(huán)架構(gòu)由兩個高性能鎖相環(huán) (PLL)、一個低噪聲晶體振蕩器電路以及一個高性能壓控振蕩器 (VCO) 構(gòu)成。第一個 PLL (PLL1) 具有低噪聲抖動消除器功能，而第二個 PLL (PLL2) 執(zhí)行時鐘生成。PLL1 可配置為與外部 VCXO 模塊配合使用，或與具有外部可調(diào)晶體和變?nèi)荻O管的集成式晶體振蕩器配合使用。當(dāng)應(yīng)用于很窄的環(huán)路帶寬時，PLL1 使用 VCXO 模塊或可調(diào)晶體的優(yōu)異近端相位噪聲（偏移低于 50kHz）清理輸入時鐘。PLL1 的輸出將用作 PLL2 的清理輸入?yún)⒖迹枣i定集成式 VCO?？蓪?PLL2 的環(huán)路帶寬進行優(yōu)化以清理遠端相位噪聲（偏移高于 50 kHz），集成式 VCO 優(yōu)于 VCXO 模塊或 PLL1 中使用的可調(diào)晶體。
