| Function | Ultra-low jitter clock generator |
| Number of outputs | 8 |
| Output frequency (Max) (MHz) | 1000 |
| Core supply voltage (V) | 3.3 |
| Output supply voltage (V) | 3.3, 2.5, 1.8 |
| Input type | LVCMOS, LVDS, LVPECL, XTAL |
| Output type | CML, HCSL, LVCMOS, LVDS, LVPECL |
| Operating temperature range (C) | -40 to 85 |
| Features | Integrated EEPROM, I2C, Pin programmable |
| Rating | Catalog |
- 極低噪聲、高性能
- 抖動：FOUT > 100MHz 時的典型值為 100fs（均方根 (RMS))
- 峰值信噪比 (PSNR)：-80dBc，出色的電源噪聲抗擾度
- 靈活的器件選項
- 多達 8 路 AC-LVPECL、AC-LVDS、AC-CML、HCSL 或 LVCMOS 輸出或任意組合
- 引腳模式、I2C 模式、EEPROM 模式
- 71 引腳可選擇預編程默認啟動選項
- 支持自動或手動選擇的雙路輸入
- 晶振輸入：10MHz 至 52MHz
- 外部輸入：1MHz 至 300MHz
- 頻率裕度選項
- 采用低成本可牽引晶振基準精調頻率裕度
- 無毛刺脈沖的粗調頻率裕度 (%)，采用輸出分頻器
- 其他 特性
- 電源：3.3V 內核、1.8V、2.5V 或 3.3V 輸出電源
- 工業(yè)溫度范圍（–40oC 至 +85oC）
LMK03318 是一款超低噪聲 PLLATINUM?時鐘發(fā)生器，具有一個帶集成式 VCO、靈活時鐘分配和扇出的分數(shù) N 頻率合成器，在片上 EEPROM 中存儲有引腳可選配置狀態(tài)。該器件可為各種千兆位級串行接口和數(shù)字器件提供多個時鐘，從而通過替代多個振蕩器和時鐘分配器件來降低物料清單 (BOM) 成本、減小電路板面積、以及提高可靠性。超低抖動可降低高速串行鏈路中的比特誤碼率 (BER)。
對于 PLL，可以選擇差分時鐘、單端時鐘或晶振輸入作為參考時鐘。所選基準輸入可用于將 VCO 頻率鎖定在基準輸入頻率的整數(shù)或小數(shù)倍。VCO 頻率可在 4.8GHz 至 5.4GHz 范圍內進行調整。憑借 PLL，用戶可以根據應用需求靈活選擇預定義或用戶定義的環(huán)路帶寬。PLL 有一個后分頻器，分頻選項包括 2 分頻、3 分頻、4 分頻、5 分頻、6 分頻、7 分頻或 8 分頻。
所有輸出通道均可選擇經過 PLL 分頻的 VCO 時鐘作為輸出驅動器的時鐘源，從而設置最終輸出頻率。部分輸出通道還可以單獨選擇 PLL 的基準輸入作為將旁路到相應輸出緩沖器的備用時鐘源。8 位輸出分頻器支持 1 至 256（偶數(shù)或奇數(shù)）的分頻范圍，輸出頻率高達 1GHz，并且具有輸出相位同步功能。
所有輸出對均為以地為基準并具有可編程擺幅的 CML 驅動器，并且可通過交流耦合方式連接到 LVDS、LVPECL 或 CML 接收器。另外，所有輸出對還可以單獨配置為 HCSL 輸出或 2 x 1.8V LVCMOS 輸出。與以電壓為基準的驅動器設計（例如，傳統(tǒng)的 LVDS 和 LVPECL 驅動器）相比，該輸出具有更低的功耗（1.8V 時）、更出色的性能和電源抗擾度、以及更少的電磁干擾 (EMI)。通過 STATUS 引腳可獲得兩個額外的 3.3V LVCMOS 輸出。這是一項可選特性，可在需要 3.3V LVCMOS 輸出及不需要器件狀態(tài)信號時使用。
該器件 具有 自啟動功能，通過片上可編程 EEPROM 或預定義的 ROM 存儲器實現(xiàn)，有多種定制器件模式可通過引腳控制進行選擇來免除對串行編程的需求。可通過與 I2C 兼容的串行接口對器件寄存器和片上 EEPROM 設置進行完全編程。器件從地址可在 EEPROM 中編程，LSB 可使用 3 狀態(tài)引腳置位。
該器件提供有兩種頻率裕度選項，支持無毛刺脈沖運行，可為標準合規(guī)性和系統(tǒng)時序裕度測試等系統(tǒng)設計驗證測試 (DVT) 提供支持。通過在內部晶振 (XO) 上使用低成本可牽引晶振并選擇該輸入作為 PLL 合成器的基準，可支持精調頻率裕度（用 ppm 表示）。頻率裕度范圍取決于晶振的修整靈敏度和片上變容二極管范圍。XO 頻率裕度可通過引腳或 I2C 接口控制，靈活度較高且易于使用。通過 I2C 接口更改輸出分頻值后，可在任意輸出通道上使用粗調頻率裕度（用 % 表示），同時會停止并重啟輸出時鐘以防止更改分頻器后出現(xiàn)毛刺脈沖或短脈沖。
內部電源調節(jié)功能提供出色的電源噪聲抑制 (PSNR)，降低了供電網絡的成本和復雜性。模擬和數(shù)字內核塊由 3.3V±5% 電源供電運行，輸出塊由 1.8V、2.5V 或 3.3V±5% 電源供電運行。
