欲趕上英特爾，ST、IBM加大SOI開發(fā)力度

　　硅晶圓製造商Soitec SA公司聲稱，晶片製造商現(xiàn)在可以藉由轉(zhuǎn)換到絕緣層上覆硅（SOI）晶圓，避免掉開發(fā)完全耗盡型（fully-depleted， FD）硅電晶體所需的數(shù)年研發(fā)時間，目前包括意法（STMicroelectronics， ST）、 ST-Ericsson 和 IBM 已經(jīng)決定開始嘗試。

　　“全耗盡型電晶體通道正快速成為半導(dǎo)體製造商轉(zhuǎn)移到32nm以下節(jié)點(diǎn)的關(guān)鍵，”Solitec全球策略業(yè)務(wù)發(fā)展資深副總裁Steve Longoria說。“IBM打算在14nm節(jié)點(diǎn)在其FinFET上使用SOI晶圓，而ST和ST-Ericson則是針對28nm製程的下一代行動處理器，與我們共同開發(fā)2D完全耗盡型電晶體?！?/p>

　　半導(dǎo)體的微縮之路所遭遇的最大挑戰(zhàn)之一，便是在32nm節(jié)點(diǎn)以下奈米級薄膜電晶體通道層的摻雜不均勻性。為了解決這個問題，業(yè)界開始轉(zhuǎn)向FD電晶體的非摻雜通道。英特爾已經(jīng)盡全力使用標(biāo)準(zhǔn)塊狀硅（bulk silicon）來為其叁閘極（tri-gate） FinFET電晶體設(shè)計FD非摻雜通道，因而必須在側(cè)邊植入摻雜物來隔離通道，并預(yù)防過量漏電流流入基板。

　　Solitec現(xiàn)可提供兩種SOI晶圓，一種是傳統(tǒng)平面電晶體，可提供超薄的頂層硅晶層，其厚度差異不超過+/-5埃，針對FD電晶體通道，在頂層的一個超薄掩埋氧化層頂預(yù)防漏電流進(jìn)入基板，毋須再使用額外的製程步驟，這便是英特爾在其塊狀硅製程中使用的方法。

　　第二種是針對3D FinFET電晶體的SOI晶圓，如IBM已宣佈打算用在14nm節(jié)點(diǎn)的3D FinFET電晶體。這種3D SOI晶圓具有用于較高3D鰭（fin）的較厚頂部硅晶層，以及一個較厚的掩埋氧化層，以適應(yīng)由多金屬閘極所產(chǎn)生的更高的場。

　　2D平面與3D SOI晶圓的成本大約都比塊狀硅高出四倍左右，這解釋了英特爾為何不愿意在叁閘極 FinFET 製程中使用SOI。但Solitec聲稱，F(xiàn)D電晶體將提供更大的開發(fā)時間優(yōu)勢，因?yàn)楫?dāng)採用側(cè)邊植入方法來建構(gòu)FD通道時，它所需要的製程步驟要少得多，而這已經(jīng)足以彌補(bǔ)晶圓的高昂價格。

　　“與塊狀硅約120美元成本相比，我們的晶圓成本大約是500美元，”Longoria說，但強(qiáng)調(diào)透過製程簡化，其整體成本還可望降低叁至十倍不等。

　　Solitec聲稱，採用其SOI晶圓來建構(gòu)FD電晶體可提高40%的性能，或是在以當(dāng)前性能水準(zhǔn)運(yùn)作時，能大幅削減掩埋氧化層的漏電流，將功耗降低40%。Solitec同時表示，該公司與IBM和ARM共同為 SOI 晶圓制定了規(guī)範(fàn)，以便將他們的傳統(tǒng)平面電晶體轉(zhuǎn)向非摻雜FD通道，這將可防止密集的源極與汲極電極經(jīng)由塊狀硅基板泄漏而產(chǎn)生的短通道效應(yīng)。