IC攻城獅求職寶典 02 2018年IC設(shè)計(jì)企業(yè) 筆試題 02 匯頂

1.?????? 下面關(guān)于PLL電路表述正確的是：

A.????? PLL屬于模擬電路，無法用全數(shù)字電路實(shí)現(xiàn)

B.????? PLL相對(duì)于參考時(shí)鐘，可以輸出分頻、倍頻、分?jǐn)?shù)頻的時(shí)鐘

C.????? PLL輸入的參考時(shí)鐘jitter，在PLL輸出是會(huì)變大，也有可能變小

D.????? PLL的jitter值等于同步數(shù)字電路中clock uncertainty的設(shè)定值

解析：jitter在線路傳輸過程中也會(huì)被改變。

?

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?

?

2.? 如圖所示時(shí)序路徑示意圖，橢圓表示組合邏輯，F(xiàn)F1/FF2表示寄存器，A表示數(shù)據(jù)輸入端口，CLK表示時(shí)鐘輸入端口，Z表示數(shù)據(jù)輸出端口，下圖選項(xiàng)描述正確的是：

A.? 只要在端口CLK上創(chuàng)建時(shí)鐘，即可約束A->Z之間的組合邏輯的延時(shí)

B.? 只要在端口Z上設(shè)置輸出延時(shí)，即可約束FF2 -> Z之間的組合邏輯的延時(shí)

C.? 只要在端口CLK上創(chuàng)建時(shí)鐘，即可約束FF1->FF2之間的組合邏輯的延時(shí)

D.? 只要在端口A上設(shè)置輸入延時(shí)，即可約束A->FF1之間的組合邏輯的延時(shí)

?

解析：

?

如上圖所示，共有四條時(shí)序路徑。

　???? 1：從輸入端口A到FF1的D端；

要滿足的時(shí)序要求為（其中Tsetup為寄存器建立時(shí)間要求）：

Tclk - Tin_delay - T1 - Tsetup > 0;

故只要有了Tclk ,Tin_delay的的信息，EDA工具便可以完成對(duì)T1（A->FF1之間的組合邏輯的延時(shí)）的約束。

　　　　2：從FF1的CLK端到FF2的D端；

要滿足的時(shí)序要求為（Tcq（寄存器輸出延時(shí)），Tsetup（建立時(shí)間要求））：

Tclk - Tcq - T2 - Tsetup > 0;

故只要有了Tclk的信息，EDA便可以根據(jù)上面的要求去約束T2（FF1->FF2之間的組合邏輯的延時(shí)）。

　　　　3：從FF2的CLK端到輸出端口Z；

要滿足的時(shí)序要求為：

Tclk - Tcq - T3 - To_delay - Tsetup > 0;

其中Tcq（寄存器輸出延時(shí)），Tsetup（為Z端口后面寄存器的建立時(shí)間要求）為工藝庫有的信息，因此只要有了Tclk，To_delay（輸出端口延時(shí)），EDA就可以去約束T3（FF2 -> Z之間的組合邏輯的延時(shí)）。

　　　　4：從輸入端口A到輸出端口Z。

?

對(duì)于A至Z之間的組合邏輯F的延時(shí)的約束?？梢钥吹?，A到Z端兩邊有寄存器。對(duì)于時(shí)序約束條件如下：

Tclk - Tin_delay -TF - To_delay - Tsetup > 0;

如果只是建立了clk，也就只是有了Tclk。而沒有設(shè)置端口Z端的輸出延時(shí)To_delay ,以及輸入端口A端的延時(shí)Tin_delay故因此EDA不能完成對(duì)TF的約束。

?

?

3.? 一個(gè)線性反饋移位寄存器（LSFR）的特征多項(xiàng)式為F(x)=x4+x+1,初始態(tài)為全1，則以下哪些描述是正確的？

A.? 輸出的m-序列為11100101

B.? 該LFSR包含四個(gè)寄存器

C.? 寄存器的狀態(tài)不會(huì)出現(xiàn)全零

D.? 該LFSR能夠產(chǎn)生的不重復(fù)序列最長為15位

解析：LSFR如下，由n個(gè)D觸發(fā)器和若干個(gè)異或門組成的。

?

多項(xiàng)式中的指數(shù)代表從左至右的抽頭位。第一個(gè)和最后一個(gè)比特一般相應(yīng)的是輸入和輸出位。故對(duì)于多項(xiàng)式F(x)=x4+x+1對(duì)應(yīng)的電路如下：最開始第一個(gè)寄存器初始值為1。

?

故四個(gè)寄存器的輸出隨時(shí)鐘節(jié)拍為：

??????? 1000 -> 1100 -> 1110 -> 1111 -> 0111 -> 1011 -> 0101 -> 1010 -> 1101 -> 0110 -> 0011 -> 1001 -> 0100 -> 0010 -> 0001 -> 1000。

故輸出的序列為 0001111010110010。

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?

4.?????? 以下關(guān)于驗(yàn)證的描述，正確的是

A． 驗(yàn)證平臺(tái)使用checker檢測(cè)DUT的行為，只有知道DUT的輸入輸出信號(hào)變化之后，才能根據(jù)這些信號(hào)變化來判定DUT的行為是否正確

B． SystemVerilog區(qū)別于verilog的一個(gè)重要特征是其具有面向?qū)ο笳Z言的特性：封裝、繼承和多態(tài)

C． UVM是synopsys、cadence、mentor等EDA廠商聯(lián)合發(fā)布的驗(yàn)證平臺(tái)

D． Verilog，SystemVerilog, SystemC, UVM 都是驗(yàn)證常用的硬件語言

解析：（1）checker是根據(jù)當(dāng)前的輸入值去判斷輸出值的正確性。（2）UVM由mentor發(fā)布。（3）UVM不是語言，而是一套驗(yàn)證系統(tǒng)。