Versal ACAP、APU - DSB 指令后可能會(huì)發(fā)生推測(cè)性 TLB 填充

但是，對(duì)于在 DSB SYS + ISB 之后執(zhí)行頁(yè)面轉(zhuǎn)換的單次加載、存儲(chǔ)或其他內(nèi)存操作，可推測(cè)在 DSB SYS + ISB 完成之前的初始查找中是否發(fā)生了 TLB 錯(cuò)誤，并填充新的 TLB 條目。

同樣，處理器的微架構(gòu)狀態(tài)也可能受到在 DSB SYS + ISB 之后出現(xiàn)的指令推測(cè)訪問的影響。

狀況:

DSB SYS + ISB 在加載或存儲(chǔ)指令之前。
由加載或存儲(chǔ)指令計(jì)算的地址未達(dá)到 TLB。
DSB SYS、ISB 和加載或存儲(chǔ)指令位于推測(cè)路徑中，并最終被刷新。

解決方案

影響：

當(dāng)滿足這些條件時(shí)，單個(gè)推測(cè)性訪問會(huì)更改 TLB 微架構(gòu)狀態(tài)，從而影響后續(xù)訪問的時(shí)序，并公開有關(guān)用于該推測(cè)性訪問的地址信息。

合規(guī)性 "Spectre" variant 1（可使用 DSB SYS + ISB 避免）在對(duì)地址偏移量進(jìn)行凈化的條件分支陰影下使用了一對(duì)推測(cè)性內(nèi)存訪問。首個(gè)推測(cè)性內(nèi)存訪問用于訪問攻擊者選擇的機(jī)密，第二個(gè)內(nèi)存訪問使用此機(jī)密形成地址。

基于該地址的微架構(gòu)狀態(tài)分配取決于機(jī)密信息，隨后的訪問時(shí)序可用于推斷公開機(jī)密的信息。

如果將 DSB SYS + ISB 置于兩個(gè)推測(cè)性內(nèi)存訪問中的第一個(gè)之前，則可能會(huì)使用攻擊者提供的機(jī)密地址來進(jìn)行推測(cè)性頁(yè)表遍歷，這可能是此錯(cuò)誤產(chǎn)生的唯一影響。

這不能導(dǎo)致機(jī)密公開。如果將 DSB SYS + ISB 放在這兩個(gè)推測(cè)性存儲(chǔ)器訪問中的第二個(gè)之前（而不是第一個(gè)之前），則在由第二個(gè)推測(cè)性內(nèi)存訪問創(chuàng)建的 TLB 中進(jìn)行分配可能會(huì)公開通過首個(gè)內(nèi)存訪問檢索到的機(jī)密信息 。

變通方法：

如果在此部分中使用 DSB SYS + ISB 來降低 Spectre variant 1 的風(fēng)險(xiǎn)，則必須將其放置在首個(gè)推測(cè)性內(nèi)存訪問之前，而不是第二個(gè)之前。

受影響的配置：

具有 Arm Cortex-A72 (APU) 的所有 Versal 器件。

解決辦法：

請(qǐng)參閱此第三方勘誤表 (Arm, Inc. 1328359)。不對(duì)該問題進(jìn)行修復(fù)。

審核編輯 黃昊宇