如何在Versal平臺實現(xiàn)兩個PS I2C控制器的回環(huán)

本文來自 XILINX 產(chǎn)品應(yīng)用工程師 Davis Zhang

I2C 總線的兩根信號線 SCL 和 SDA 需要上拉才能正常工作，當(dāng)板卡上沒有合適的硬件設(shè)置或者沒有合適的 I2Cslave 設(shè)備，我們就無法進(jìn)行 I2C 軟件測試。那么是否可以將兩個 PSI2C 控制器通過 EMIO 接口互連起來呢？

因為在 PL 內(nèi)部無法設(shè)置信號線上拉，所以不能直接將 I2Cmaster 控制器的 scl_o/sda_o 連接到 I2C slave 控制器的 scl_i/sda_i。有另一種方法來實現(xiàn)上拉的效果，就是通過在頂層 wrapper 里 scl_T 和 sda_T 的組合邏輯來模擬 scl_i 和 sda_i，具體邏輯如下，

assign i2c0_scl_i = i2c1_scl_t && i2c0_scl_t;

  assign i2c0_sda_i = i2c1_sda_t && i2c0_sda_t;

  assign i2c1_scl_i = i2c0_scl_t && i2c1_scl_t;

  assign i2c1_sda_i = i2c0_sda_t && i2c1_sda_t;

這些信號都是兩個 PS I2C 控制器的 emio 信號從 block design 導(dǎo)出到頂層 wrapper，其中四個 emio 信號在從 block design 導(dǎo)出到頂層 wrapper 之前需要做邏輯反相。

i2c0_scl_t、i2c0_sda_tn、i2c1_scl_t、i2c1_sda_tn

反相操作如圖中 util_vector_logic_0~3所示，

附件是個例子工程 (附件可點擊閱讀原文 輸入0513獲取)，基于 vck190 es1 board 和 Vivado2020.2。里面包含 block design tcl腳本、頂層 wrapper、prebuilt xsa 文件和 vitis application 源碼。Vitis application 把i2c0 配置為 master、i2c1 為 slave，然后做讀寫校驗測試?？梢酝ㄟ^串口輸出信息來判斷是否測試成功，block design 里也介入了 ila，可以在 hardware manager 里檢查相關(guān)信號。下面是 i2c0_scl_i/i2c0_sda_i/i2c1_scl_i/i2c1_sda_i 波形 :

　　審核編輯：湯梓紅