GTPOWERGOOD 在上電后可能無法斷言有效

所有 UltraScale+ GTH/GTY 收發(fā)器中均包含 *_delay_powergood.v 模塊。

GTH/GTY 設計的部分構建中來自 *_delay_powergood.v 模塊的 GTPOWERGOOD 可能保持處于低電平，而同時 FPGA 電源軌正常且 GT 原語輸出 GTPOWERGOOD 斷言有效。

此故障的癥狀是 GT Wizard IP 未脫離復位狀態(tài)（例如，復位未完成和/或 PLL 未處于鎖定狀態(tài)，即使跨復位周期/電源重啟也是如此）。

解決方案
在 UltraScale Transceiver Wizard IP 的 Vivado 2019.2 版本中，*_delay_powergood.v 模塊已更新。

對于面向 Vivado 2017.2 和 2019.1.3 之間版本的 UltraScale+ GTH/GTY 設計：

• 對于所有新設計，請應用本答復記錄隨附的策略補丁。請遵循下文“要應用策略補丁，請執(zhí)行以下操作”部分中所述步驟進行操作。
• 對于現(xiàn)有設計，請檢查設計時序，即使未觀測到 gtpowergood 問題也同樣如此。請遵循下文“要檢查現(xiàn)有設計的時序，請執(zhí)行以下操作”部分中所述步驟進行操作。

如果在 *_wait_cnt_reg* 路徑上報告了保持時間違例，請應用經過修改的 *_delay_powergood 模塊或策略補丁。
如無保持時間違例，則無需重新生成 Wizard IP。

要應用策略補丁，請執(zhí)行以下操作

本答復記錄隨附了策略補丁文件。請使用適用于設計對應的 Vivado 版本的補丁文件。

補丁安裝：

請按照隨附 README.txt 文件中的說明安裝補丁，以便解決該問題。

用戶應根據(jù) README 自述文件檢查補丁版本，以便確保更新至最新補丁版本。

要檢查現(xiàn)有設計的時序，請執(zhí)行以下操作：

1) 打開工程或已布線的 DCP。

2) 使用以下 Tcl 命令將約束寫出至文件：

write_xdc -exclude_physical all_constraints.xdc

3) 編輯生成的 all_constraints.xdc 并注釋掉關聯(lián)的 delay_powergood set_case_analysis 和 set_false_path 約束：

##set_false_path -through [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}\\]] -quiet
##set_case_analysis 1     [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}\\]] -quiet

注：以上粗體 * 因通道數(shù)而異（例如，1、2 等）。

4) 使用以下 Tcl 命令復位時序并應用經過修改的 XDC：

reset_timing

read_xdc all_constraints.xdc

5) 使用 Report Timing Summary 運行時序檢查。

6) 檢查在 *_wait_cnt_reg* 路徑中是否有任何保持時間違例報告，例如：

7) 如果在 *_wait_cnt_reg* 路徑上報告了保持時間違例，請應用經過修改的 *_delay_powergood 模塊或策略補丁。

注：

• UltraScale GTH/GTY 設計不受此影響。
• PCIe IP 設計不受此影響?！　?
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  審核編輯：彭靜