波形發(fā)生與掃頻信號(hào)發(fā)生器設(shè)計(jì)實(shí)驗(yàn)（串行DA）

波形發(fā)生與掃頻信號(hào)發(fā)生器設(shè)計(jì)實(shí)驗(yàn)（串行DA）

一、實(shí)驗(yàn)要求：
用串行DA 轉(zhuǎn)換器設(shè)計(jì)一個(gè)正弦波發(fā)生器，并且具有掃頻功能。
二、實(shí)驗(yàn)?zāi)康模?br>學(xué)習(xí)用VHDL 設(shè)計(jì)波形發(fā)生器和掃頻信號(hào)發(fā)生器。
掌握FPGA 對(duì)串行D/A 的接口和控制技術(shù)。
三、硬件要求：
主芯片EPF10K10LC84-4。
可變時(shí)鐘源。
串行DA 變換器模塊。
示波器。
四、實(shí)驗(yàn)原理：
如圖所示，完整的波形發(fā)生器由4 部分組成

波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖

• FPGA 中的波形發(fā)生器控制電路，它通過外來控制信號(hào)和高速時(shí)鐘信號(hào)，向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)的速度決定；當(dāng)以固定頻率掃描輸出地址時(shí)，模擬輸出波形是固定頻率，而當(dāng)以周期性時(shí)變方式掃描輸出地址時(shí)，則模擬輸出波形為掃頻信號(hào)。
• 波形數(shù)據(jù)ROM 中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或其它波形數(shù)據(jù)。當(dāng)接受來自FPGA 的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)，地址變化得越快，則輸出數(shù)據(jù)的速度越快，從而使D/A 輸出的模擬信號(hào)的變化速度越快。波形數(shù)據(jù)ROM 可以由多種方式實(shí)現(xiàn)，如在FPGA 外面外接普通ROM；由邏輯方式在FPGA 中實(shí)現(xiàn)；或由FPGA 中的EAB 模塊擔(dān)當(dāng)，如利用LPM_ROM 實(shí)現(xiàn)。相比之下，第1 種方式的容量最大，但速度最慢；第2 種方式容量最小，但速度最最快；第3 種方式則兼顧了兩方面的因素。
• D/A 轉(zhuǎn)換器負(fù)責(zé)將ROM 輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，經(jīng)濾波電路后輸出。輸出波形的頻率上限與D/A 器件的轉(zhuǎn)換速度有重要關(guān)系，本例采用串行DA 轉(zhuǎn)換器LTC1446 器件。LTC1446 是12 位串行雙D/A 轉(zhuǎn)換器，為三線串行接口，最高數(shù)據(jù)更新速度為500KHZ。
LTC1446 的引腳功能簡述如下：
• CLK（PIN 1）：串行時(shí)鐘接口。
• DIN（PIN 2）：串行數(shù)據(jù)輸入端。
• nCS/LD（PIN 3）：控制信號(hào)。
• VOUTA，VOUTB（PIN 5，8）： DAC 輸出。
LTC1446 的時(shí)序波形如圖19 所示：

本實(shí)驗(yàn)若用串行D/A 則還需要并/串轉(zhuǎn)換器和D/A 輸出控制器，若用并行
D/A 則不需要。本實(shí)驗(yàn)中的正弦波波型數(shù)據(jù)由64 個(gè)點(diǎn)構(gòu)成，可以使用LPM_ROM
模塊,也可以自己將其寫入程序中。此數(shù)據(jù)經(jīng)D/A 轉(zhuǎn)換，并經(jīng)濾波器后，可在示
波器上觀察到光滑的正弦波。
五、實(shí)驗(yàn)內(nèi)容：
1．根據(jù)示例及以上的設(shè)計(jì)原理，用并行D/A 完成波形發(fā)生器和掃頻信號(hào)源
的設(shè)計(jì)，仿真測(cè)試及實(shí)驗(yàn)系統(tǒng)上的硬件測(cè)試。

2．用串行D/A 完成波形發(fā)生器和掃頻信號(hào)源的設(shè)計(jì)，仿真測(cè)試及實(shí)驗(yàn)系統(tǒng)上的硬件測(cè)試。
3．若是用并行D/A，如圖20 將D/A 轉(zhuǎn)換器CS 和CE 端接地；CLK 接66MHz,CLK1 接低頻信號(hào)；DATA[11..0]接十二位撥碼開關(guān)，KK 接一位撥碼開關(guān)，DD[7..0]接并行D/A 數(shù)據(jù)輸入端。若是用串行D/A，如圖21，CLK、CLK1、KK、DA[11..0]和并行D/A 的接法一致，CLO、LD、SO 分別接串行D/A 的SCLK、/CS、DIN 端，硬件實(shí)驗(yàn)中注意示波器的地與EDA 實(shí)驗(yàn)系統(tǒng)的地相接， 信號(hào)端與VOUTB（串行）或DAOUT（并行）信號(hào)輸出端相接。信號(hào)源的輸出頻率由撥碼開關(guān)輸入的12 位二進(jìn)制數(shù)決定，數(shù)值越大，輸出頻率越高；按鍵為低電平時(shí)，正弦波掃頻輸出，掃頻速度由CLK1 的頻率決定。

注：示例程序在文件夾EXAMPLE12 中，SP.GDF 文件是示例程序的頂層文件。
五、實(shí)驗(yàn)報(bào)告：
作出本項(xiàng)實(shí)驗(yàn)設(shè)計(jì)的完整電路圖，詳細(xì)說明其工作原理。