基于FPGA的可重構(gòu)智能儀器設(shè)計(jì)[圖]

摘要：傳統(tǒng)測(cè)試儀器普遍存在生產(chǎn)出來(lái)后普通用戶難以改變其相對(duì)固定的功能，無(wú)法滿足多樣性的測(cè)量?；诖吮疚拈_(kāi)發(fā)了基于FPGA的可重構(gòu)智能儀器，利用SOPC Builder軟件在FPGA中嵌入了Nios II處理器系統(tǒng)，采用可重構(gòu)的應(yīng)用框架技術(shù)利用HAL系統(tǒng)庫(kù)進(jìn)行軟件設(shè)計(jì)。解決了由于測(cè)試對(duì)象復(fù)雜、測(cè)試設(shè)備多、測(cè)試資源利用率低所造成的測(cè)試系統(tǒng)的生產(chǎn)、維修成本過(guò)高，資源浪費(fèi)等問(wèn)題。

0 引言

傳統(tǒng)測(cè)試系統(tǒng)由于專用性強(qiáng)、相互不兼容、擴(kuò)展性差、缺乏通用化、模塊化，不能共享軟硬件組成，不僅使開(kāi)發(fā)效率低下，而且使得開(kāi)發(fā)一套復(fù)雜測(cè)試系統(tǒng)的價(jià)格高昂[1]。目前，傳統(tǒng)的分析儀表正在更新?lián)Q代，向數(shù)字化，智能化方向邁進(jìn)[2]。改變以往由儀器生產(chǎn)廠家定義儀器功能、用戶只能使用的局面，使用戶可自定義儀器、根據(jù)不同測(cè)試需求對(duì)儀器進(jìn)行重構(gòu)，已經(jīng)成為現(xiàn)代測(cè)試技術(shù)發(fā)展的一個(gè)重要方面。由于其能夠大大減少測(cè)試設(shè)備的維修成本、提高資源利用率，可重構(gòu)儀器技術(shù)已引起高度重視。

1 可重構(gòu)技術(shù)

目前對(duì)可重構(gòu)性還沒(méi)有形成公認(rèn)的定義。可重構(gòu)性一般是指在一個(gè)系統(tǒng)中，其硬件模塊或(和)軟件模塊均能根據(jù)變化的數(shù)據(jù)流或控制流對(duì)結(jié)構(gòu)和算法進(jìn)行重新配置(或重新設(shè)置)。

在可重構(gòu)系統(tǒng)(Reconfigurable System)中，硬件信息(可編程器件的配置信息)也可以像軟件程序一樣被動(dòng)態(tài)調(diào)用或修改。這樣既保留了硬件計(jì)算的性能，又兼具軟件的靈活性。尤其是大規(guī)?？删幊唐骷﨔PGA的出現(xiàn)，實(shí)時(shí)電路重構(gòu)思想逐漸引起了學(xué)術(shù)界的關(guān)注[3]?？芍貥?gòu)的實(shí)現(xiàn)技術(shù)又很多種方式，包括DSP重構(gòu)技術(shù)、FPGA重構(gòu)、DSP+FPGA重構(gòu)、可重組算法邏輯體系結(jié)構(gòu)、可進(jìn)化硬件(EHW)、本地重構(gòu)/Internet遠(yuǎn)程重構(gòu)、SOPC/SOC重構(gòu)。

可重構(gòu)技術(shù)具有以下優(yōu)點(diǎn)：

1)可重構(gòu)技術(shù)能夠高效地實(shí)現(xiàn)特定功能?？芍貥?gòu)邏輯器件上都是硬連線邏輯，它通過(guò)改變器件的配置來(lái)改變功能。2)可重構(gòu)技術(shù)能夠動(dòng)態(tài)改變器件配置，靈活滿足多種功能的需求。3)可重構(gòu)技術(shù)適合惡劣工作環(huán)境下的應(yīng)用。利用可重構(gòu)邏輯器件的一個(gè)優(yōu)勢(shì)是不需要微處理器必需的散熱系統(tǒng)，大大減少了電子產(chǎn)品占據(jù)的空間。4)可重構(gòu)技術(shù)具有強(qiáng)大的技術(shù)支持來(lái)加速產(chǎn)品開(kāi)發(fā)。5)可重構(gòu)技術(shù)的使用能夠大大降低系統(tǒng)成本。另外，對(duì)于不會(huì)同時(shí)被使用的功能，可考慮利用動(dòng)態(tài)重構(gòu)技術(shù)在不同的需求時(shí)段里分別實(shí)現(xiàn)，做到“一片多用”，節(jié)省了資源、空間和成本。

2 可重構(gòu)智能儀器硬件設(shè)計(jì)

2.1 可重構(gòu)儀器硬件結(jié)構(gòu)

可重構(gòu)智能儀器技術(shù)將先進(jìn)的微電子技術(shù)、半導(dǎo)體技術(shù)和微處理器技術(shù)引入儀器設(shè)計(jì)領(lǐng)域，通過(guò)構(gòu)建通用的硬件平臺(tái)，最終由用戶通過(guò)選擇不同的軟件來(lái)實(shí)現(xiàn)不同的儀器功能，因此軟硬件在可重構(gòu)儀器設(shè)計(jì)技術(shù)中同樣關(guān)鍵。

可重構(gòu)智能儀器硬件結(jié)構(gòu)由Nois II處理器系統(tǒng)(包括可重構(gòu)FPGA芯片、FPGA片外系統(tǒng))和計(jì)算機(jī)組成，其硬件結(jié)構(gòu)框圖如圖1所示。

可重構(gòu)FPGA選用Altera公司Cyclone II系列中的EP2C35F672C6芯片，片外系統(tǒng)主要包括SDRAM存儲(chǔ)器、Flash存儲(chǔ)器、模數(shù)轉(zhuǎn)換芯片、數(shù)模轉(zhuǎn)換芯片、EPC16增強(qiáng)型配置芯片、MAX232芯片等組成。片外系統(tǒng)實(shí)現(xiàn)數(shù)據(jù)的采集、預(yù)處理、存儲(chǔ)和輸出等功能。

2.2 控制核

在基于FPGA的可重構(gòu)智能儀器中，EP2C35F672C6是整個(gè)系統(tǒng)的核心，為了實(shí)現(xiàn)FPGA與其他芯片、器件的正確通信、數(shù)據(jù)交換，需要在FPGA上配置Nios II軟核處理器以及其他控制器核。

(一) Nios II嵌入式處理器的設(shè)置。首先在Quartus II下建立一個(gè)Project，在SOPC Builder中選擇組件列表中的Nios II Processor-Altera Corporation，考慮到芯片的性能以及資源利用率，選擇Nios II/s(標(biāo)準(zhǔn)型)CPU，在Cache & Tightly Coupled Memories標(biāo)簽下設(shè)置Instruction Cache為4KB。在JTAG Debug Module標(biāo)簽下選擇Level 3，可設(shè)置2個(gè)硬斷點(diǎn)、2個(gè)數(shù)據(jù)觸發(fā)、指令跟蹤和片上系統(tǒng)。整個(gè)Debug模塊將占用2400～2700個(gè)LE，4個(gè)M4K。

(二) 添加SDRAM控制器內(nèi)核。在SOPC Builder組件選擇欄中選擇Avalon Components→Memory→SDRAM Controller，加入SDRAM控制器核，。在Data Width(數(shù)據(jù)總線寬度)下拉列表框中選擇16Bits，其余設(shè)置不變，因?yàn)槎紳M足SDRAM芯片IS42S16400的參數(shù)要求。Timing選項(xiàng)卡的參數(shù)也滿足芯片要求，不必修改。

(三) 添加FLASH控制器。在對(duì)硬件系統(tǒng)進(jìn)行編程控制時(shí)，F(xiàn)lash用于存儲(chǔ)應(yīng)用程序。在SOPC Builder的組件選擇欄中選擇Avalon Components→Bridge→Avalon Tri-State Bridge，加入Avalon三態(tài)總線橋；在SOPC Builder的組件選擇欄中選擇AvalonComponents→Memery→Flash Memery(Common Flash Interface)，添加CFI控制器。