實現(xiàn)高速串行I/O效率的嵌入式測試

　　隨著技術(shù)的進(jìn)步，電子產(chǎn)業(yè)自身在不斷地發(fā)明創(chuàng)新。嵌入式系統(tǒng)設(shè)計師相當(dāng)清楚這一點，許多人開發(fā)的應(yīng)用數(shù)量甚至可以橫跨幾代電子技術(shù)和微處理器技術(shù)。

　　一路看過來，隨著基本的硬體和軟體的演進(jìn)，當(dāng)然也出現(xiàn)了許多不同的系統(tǒng)開發(fā)和除錯方法。如今，絕大多數(shù)微處理器整合有晶片上除錯資源，因而設(shè)計師可以利用低成本的硬體介面進(jìn)行開發(fā)和測試。這類被稱作為嵌入式測試的除錯，大幅有助于嵌入式系統(tǒng)的成長，并將使具有高速串列I/O的設(shè)計系統(tǒng)具有更高的效率。

　　如今，半導(dǎo)體硅晶片成本的降低使得電子產(chǎn)業(yè)可以利用通訊產(chǎn)業(yè)30多年發(fā)展所取得的一些先進(jìn)技術(shù)，特別是串列介面。就當(dāng)數(shù)位系統(tǒng)拼命地與大規(guī)模、高速數(shù)據(jù)傳輸?shù)墓庀到y(tǒng)的處理頻寬保持同步時，前所未有的對速度和總處理吞吐率的需求激勵了平行匯流排結(jié)構(gòu)針對其自身的一些實際限制進(jìn)行演進(jìn)，為了獲取更高的處理頻寬，PC領(lǐng)域正鐘情于高速串列介面，向PCI-Express這類匯流排標(biāo)準(zhǔn)的迅速成長就是例證。

　　由于PC領(lǐng)域採用了串列介面，這些技術(shù)正被廣泛接受并確立地位。實現(xiàn)成本開始下降，這就意味著目前串列介面正邁上低成本的PC產(chǎn)品和主流數(shù)位產(chǎn)品──換言之，即嵌入式系統(tǒng)之路。我們將再一次看到該演進(jìn)過程：即隨著嵌入式系統(tǒng)和相關(guān)的處理器採用該項新技術(shù)，設(shè)計團(tuán)隊必須採用新的開發(fā)和除錯方法來利用高速串列埠的優(yōu)點。

　　採用新測試方法

　　如今，絕大多數(shù)的數(shù)位電路設(shè)計師還習(xí)慣于採用平行介面和速率為100~200MHz左右的系統(tǒng)時脈。的確，有很好的標(biāo)準(zhǔn)，又有熟知的經(jīng)驗和工具支援這類選擇。但是，高速（數(shù)Gb）串列完全是另外一回事。如今，成功配置高速串列介面的設(shè)計團(tuán)隊通常聘用在高速訊號傳輸（訊號完整性）的實體層方面具有特殊經(jīng)驗的工程師。由于該方案將有助于將產(chǎn)品成功地投入市場，故需對開發(fā)團(tuán)隊進(jìn)行較多的改變，以便于將這一先進(jìn)的技術(shù)整合進(jìn)針對主流數(shù)位電子產(chǎn)品市場的設(shè)計中去。開發(fā)團(tuán)隊需要更有經(jīng)驗的設(shè)計師，以及所需的設(shè)計工具和設(shè)計方法，來解決與以往大不相同的設(shè)計問題。

　　第一步是要瞭解設(shè)計問題。如何設(shè)計與過去大不相同的數(shù)位高速串列介面？可能最大的差別在于訊號完整性。由于這些主要介面的訊號速率都高達(dá)Gb，將會出現(xiàn)許多通常只有類比（或者更像是RF/微波）領(lǐng)域才會出現(xiàn)的問題。設(shè)計師這就不像過去那樣只需關(guān)注像設(shè)立時間、保持時間和上升時間這類的訊號定時參數(shù)，而是必須關(guān)注像視圖張開、位元誤差率和抖動的參數(shù)。

　　另一個不同之處在于探測設(shè)計師希望觀測的訊號的能力。該功能無論是對于目前的半導(dǎo)體的高整合度，還是細(xì)心地調(diào)理訊號通道上的訊號完整性都不可或缺的。隨著速率上升到3Gbits/s，就需要對訊號進(jìn)行一些先行傳輸調(diào)理，來補償傳輸媒質(zhì)的耗損；接收端的訊號處理也需要相應(yīng)的濾波，來精確地恢復(fù)訊號。同樣，由于有些訊號通常都工作在次微米數(shù)位硅晶片的低功率環(huán)境，電壓的擺幅較小。這意味著傳統(tǒng)的測試測量方法，即簡單地利用實體探頭來進(jìn)行接觸式探測將變得不太可能，因為探頭自身將會對訊號帶來很大程度的影響。

　　測試和除錯這些介面時必須考慮到這些因素所產(chǎn)生的實際影響。對數(shù)位完整性方面的需求意味著數(shù)位設(shè)計師必須在驗證設(shè)計所用的標(biāo)準(zhǔn)工具庫內(nèi)添加新的測量類型（或測試設(shè)備）。目前，測量訊號完整性的復(fù)雜設(shè)備正普及，并且隨著從以前的特定應(yīng)用發(fā)展到主流應(yīng)用的過程中還必須不斷演進(jìn)，這些設(shè)備包括視圖測試、位元誤差率（BER）測試以及抖動容差測試設(shè)備。隨著這些訊號變得更加靈敏，半導(dǎo)體硅晶片的整合度變得更高，為了能夠探測這些關(guān)鍵訊號，這些測試解決方案還必須不斷演進(jìn)。

　　解決方案是嵌入式測試

　　如同微處理器領(lǐng)域中的晶片上除錯工具和技術(shù)的出現(xiàn)一樣，解決方案應(yīng)該是在硅晶片上實現(xiàn)更多的測試功能，至少對于探測問題是如此。由于晶片開發(fā)商非常仔細(xì)地設(shè)計了訊號通道，故對于應(yīng)用設(shè)計師來說，整合能力并利用這種方法來進(jìn)行關(guān)鍵測量和觀察串列埠的行為將是最好的方法。這種稱作為嵌入式測試的方法，不需要外觸探頭（探頭自身將引起相關(guān)的問題），而且可以獲取外部無法獲取的訊號的相關(guān)資訊（例如被接收機(jī)恢復(fù)實際視圖指標(biāo)）。

　　圖1（詳見本刊網(wǎng)站）提供了一個實際例子。這？堙A在速率為6.25Gbits/s的串列鏈路上進(jìn)行的測量顯示，即便實體探頭的限制可以克服，在元件接腳上觀察訊號也將導(dǎo)致錯誤的結(jié)果，由于採用了先行傳輸訊號調(diào)理。如果只是簡單地看一下圖示的資訊，人們可能會斷定該鏈路無法工作，因為觀察不到訊號視圖的張開。但是，透過結(jié)合晶片上測量，如圖中的右側(cè)所示，工程師就能夠確信確實有一個訊號被接收機(jī)恢復(fù)了。

　　圖1：高速串列鏈路測試的實際例子。

　　FGPA的用途

　　隨著串列技術(shù)在嵌入式系統(tǒng)中的出現(xiàn)，FPGA將扮演一個重要的作用。長期以來FPGA都是嵌入式設(shè)計師使用的實現(xiàn)技術(shù)，而隨著FPGA性價比的演進(jìn)，其作用正增加。FPGA正日益增多地成為一個整合平臺，它具有類似晶片上系統(tǒng)（SoC）的功能，而這些功能則利用可編程的架構(gòu)來實現(xiàn)。這為嵌入式系統(tǒng)設(shè)計師帶來了頗多的靈活性，并使他們能在其設(shè)計中以低成本的方案實現(xiàn)高整合度。

　　FPGA供應(yīng)商也意識到了正轉(zhuǎn)向串列埠的這一趨勢，并正致力于為更多的開發(fā)商提供可用的高速串列技術(shù)。絕大多數(shù)的高階FPGA產(chǎn)品中目前都有數(shù)Gb的串列I/O功能，該功能也正開始進(jìn)入低成本的FPGA元件中。FPGA固有的可重新編程能力還為實現(xiàn)測試功能的測試工具提供一個真正的機(jī)會。開發(fā)和測試工具正涌現(xiàn)出來，這為設(shè)計師提供了掌握串列介面的行為和品質(zhì)的新方法。這些新工具採用與高速串列技術(shù)指標(biāo)（如BER測量）相關(guān)的測試類型，這就使得它們對以前由于知識面和採購相關(guān)儀器成本所限而沒有考慮過的各類設(shè)計師來說都是有用的。