基于FPGA驅(qū)動的數(shù)據(jù)總線解決電磁干擾問題

時序問題的解決

確認了EMI問題，下一步就是怎樣解決的問題。EMI的發(fā)生需要三個條件：干擾源、傳播媒介、易受干擾的受害者。在當時的情況下，這三個條件中，唯一可控的就是干擾源——FPGA驅(qū)動的數(shù)據(jù)總線。

我查閱了Cyclone芯片的數(shù)據(jù)手冊，找到了信號跳變與EMI的聯(lián)系：信號邊沿的上升和下降時間，時間越短，EMI越強。影響FPGA輸出信號的上升時間的因素有三個：

I/O標準（I/O Standard），因標準而異。

驅(qū)動電流強度（Current Strength）。電流越大，上升速度越快。電流從24mA到4mA不等。

信號坡度（Slew Rate），分為快慢兩種。

輸出延時（Output Delay），加入延時可以減緩上升速度。

在Assignment Editor中對上述因素進行了設(shè)置，采用3.3V LVTTL + 4mA + Slow Slew Rate + Output Delay設(shè)置方式，使信號上升時間達到最大，產(chǎn)生的EMI最小，問題也就解決了。

信號上升時間比較。

Fast Slew Rate + 24mA + no Output Delay = 2.25ns上升時間

Slow Slew Rate + 4mA + Output Delay = 4.65ns上升時間

硬盤的上升時間 = 8.85ns

從上面的比較看來，即使采用了最佳的約束，F(xiàn)PGA的輸出信號上升時間仍然與硬盤驅(qū)動的信號存在很大的差距，這也是IDE硬盤與轉(zhuǎn)接電路板連接不會出現(xiàn)問題的原因。硬盤的接口芯片應(yīng)該采取了專門的處理，在芯片的制造工藝上采取了措施。這一點無從考證。

避免和解決該問題的方法歸納

ATA協(xié)議中規(guī)定了傳輸信號的轉(zhuǎn)換速率，這一點在設(shè)計電路板時應(yīng)加以考慮和處理，在FPGA的約束上也要加以注意。

EMI問題的定位比較困難，盡量在設(shè)計階段解決，不要遺留到調(diào)試階段。

特定數(shù)據(jù)模式或特定地址傳輸導致的問題，需要考慮接口的EMI問題。因為接口是沒有智能的，不會識別和挑剔數(shù)據(jù)內(nèi)容。

FPGA的引腳驅(qū)動能力會影響EMC，在某些情況下導致EMI問題。當發(fā)生EMI問題時，約束電流強度是一種可行的解決方法。

在調(diào)試過程中，對于小概率發(fā)生的事件可以采用多個實驗并行進行的方式縮短實驗時間。

對實驗現(xiàn)象的解釋需要大膽猜測，小心論證