本小節(jié)通過使用XPS中的定制IP向導(ipwiz)，為已經存在的ARM PS 系統(tǒng)添加用戶自定IP(Custom IP )，了解AXI Lite IP基本結構，并掌握AXI Lite IP的定制方法，為后續(xù)編寫復雜AXI IP打下基礎。同時本小
2012-12-23 15:39:12
11129 映射通信的需求，是面向地址映射的接口，允許最大256輪的數(shù)據(jù)突發(fā)傳輸； AXI4-Lite：（For simple, low-throughput memory-mapped communication
2018-01-09 14:10:427060 
Zynq中AXI4-Lite功能 AXI4-Lite接口是AXI4的子集，專用于和元器件內的控制寄存器進行通信。AXI-Lite允許構建簡單的元件接口。這個接口規(guī)模較小，對設計和驗證方面的要求更少
2020-09-27 11:33:028050 
，是面向地址映射的接口，允許最大256輪的數(shù)據(jù)突發(fā)傳輸； （B）AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一個輕量級的地址映射單次傳輸接口，占用很少的邏輯單元。 （C）AXI4-Stream：（F
2020-12-04 12:22:446179 
前面一節(jié)我們學會了創(chuàng)建基于AXI總線的IP，但是對于AXI協(xié)議各信號的時序還不太了解。這個實驗就是通過SDK和Vivado聯(lián)合調試觀察AXI總線的信號。由于我們創(chuàng)建的接口是基于AXI_Lite協(xié)議
2020-12-23 15:32:372169 賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對 AXI4 和 AXI4-Lite 進行仿真的 IP。它還可作為 AXI Protocol Checker 來使用。
2022-07-08 09:24:171280 在這篇新博文中，我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中，并對 AXI4-Lite 接口進行仿真。隨后，我們將在仿真波形窗口中講解用于AXI4-Lite 傳輸事務的信號。
2022-07-08 09:27:141660 在某些情況下，通過嗅探 AXI 接口來分析其中正在發(fā)生的傳輸事務是很有用的。在本文中，我將為大家演示如何創(chuàng)建基本 AXI4-Lite Sniffer IP 以對特定地址上正在發(fā)生的讀寫傳輸事務進行計數(shù)。
2022-07-08 09:35:34775 由于ZYNQ架構和常用接口IP核經常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊講解時序比較分散。所以筆者收藏AXI協(xié)議的幾種時序，方便編程。
2022-08-02 12:42:176661 的FPGA兼容PCIE3.0協(xié)議；最大有效載荷256 Byte；支持MSI和INT消息AXI接口：可以通過AXI4-Lite Slave接口來進行橋配置可以通過AXI4-Lite Master接口來進行外部
2016-03-11 10:57:58
我必須通過AXI4-lite接口配置Jesd204b核心，或者我可以簡單地將AXI4-lite端口保持未連接狀態(tài)（強制接地）？Jesd204核心示例top沒有提供有關AXI4-Lite端口配置的指導。
2020-05-15 09:30:54
AXI4協(xié)議基于猝發(fā)式傳輸機制。在地址通道上，每個交易有地址和控制信息，這些信息描述了需要傳輸?shù)臄?shù)據(jù)性質。主從設備間的數(shù)據(jù)傳輸有兩種情況，一種是主設備經過寫通道向從設備寫數(shù)據(jù)（簡稱寫交易
2021-01-08 16:58:24
介紹本文總結了AXI4S接口視頻協(xié)議，該協(xié)議在視頻IP中的應用，對于做過BT.1120總線的，這部分學習起來一點問題沒有，只不過信號名稱稍微修改了一下。1.1 AXI4-Stream 信號接口
2022-11-14 15:15:13
嗨，我已經寫了一個ip-core，并使用AXI-LITE接口將它集成到我的微型設計中。實體AkronIpCore_v1_0是通用（ - 用戶在此處添加參數(shù) - 用戶參數(shù)結束 - 請勿修改此行以外
2020-08-20 13:59:52
不可能說是撇開總線單講協(xié)議，因為協(xié)議的制定也是要建立在總線構成之上的。雖然說AXI4， AXI4-Lite， AXI4-Stream都是AXI4協(xié)議，但是各自細節(jié)上還是不同的?？偟膩碚f， AXI總線協(xié)議
2022-04-08 10:45:31
突發(fā)傳輸； AXI4-Lite：（For simple， low-throughput memory-mapped communication）是一個輕量級的地址映射單次傳輸接口，占用很少的邏輯單元
2022-10-14 15:31:40
提示：文章寫完后，目錄可以自動生成，如何生成可參考右邊的幫助文檔目錄一、總覽二、實戰(zhàn)效果1.PL 寫數(shù)據(jù)給PS效果2.PS寫數(shù)據(jù)給PL效果總結前言沒看過上一篇的去看一下上一章節(jié)對AXI_Lite在
2022-01-10 08:00:55
框圖。這個看起來好像不是很復雜，下面咱們一起來學習學習這個ip。在這里我還沒搞明白sda和scl的_t，_o是什么意思，后面慢慢了解。接著手冊講解了這幾個模塊的作用到這里，我大概理解一下，axi_lite接口接收到主機發(fā)送過來的指令，將指令寫到寄存器去，寄存器接收到控制信號后，將控制命令發(fā)送給Dyn
2022-01-18 07:00:13
本指南介紹了高級微控制器總線體系結構（AMBA）AXI的主要功能。
該指南解釋了幫助您實現(xiàn)AXI協(xié)議的關鍵概念和細節(jié)。
在本指南中，我們介紹：
?AMBA是什么。
?為什么AMBA在現(xiàn)代SoC設計中
2023-08-09 07:37:45
您可以將協(xié)議斷言與任何旨在實現(xiàn)AMBA?4 AXI4的接口一起使用?, AXI4 Lite?, 或AXI4流? 協(xié)議通過一系列斷言根據(jù)協(xié)議檢查測試接口的行為。
本指南介紹SystemVerilog
2023-08-10 06:39:57
本書是為系統(tǒng)設計者、系統(tǒng)集成商和驗證工程師編寫的，他們希望確認設計符合相關AMBA4協(xié)議。這可以是ACE或ACE Lite
2023-08-10 07:01:12
AXI協(xié)議支持高性能、高頻的系統(tǒng)設計，用于
管理器和下屬組件。
AXI協(xié)議的特點是：
?適用于高帶寬和低延遲設計。
?在不使用復雜橋梁的情況下提供高頻操作。
?該協(xié)議滿足各種組件的接口要求
2023-08-02 09:44:08
本章描述了AXI流協(xié)議，并給出了一些流類型的例子。
2023-08-08 07:54:37
本文介紹了AMBA3.0AXI的結構和特點，分析了新的AMBA3.0AXI協(xié)議相對于AMBA2.0的優(yōu)點。它將革新未來高性能SOC總線互連技術，其特點使它更加適合未來的高性能、低延遲設計。最后介紹了基于AXI協(xié)議的設計實例，探討了利用IP復用技術和DesginWareIP搭建基于AXI協(xié)議的SOC系統(tǒng)。
2023-09-20 08:30:25
XHB將AXI4協(xié)議轉換為AHB-Lite協(xié)議，并具有AXI4從接口和AHB-Lite主接口。有關AXI4事務如何通過XHB橋接到AHB-Lite的信息，請參閱第2-2頁的表2-1
2023-08-02 06:51:45
1、AMBA的演進過程有朋友后臺留言，覺得 ACE 有點跳躍，希望講一下 AXI。開始之前，先上圖，看看 AMBA 的演進過程。目前最新版本是 AXI5，5 和 4 的差別不大，所以下文以 3和 4
2022-04-08 09:34:43
Arm AMBA協(xié)議集中，AXI協(xié)議是基于burst的嗎？
2022-09-28 10:21:03
的典型應用 ?。?） AXI DMA 圖4?40 AXI DMA應用 在系統(tǒng)中，AXI DMA與處理器等其他設備通過AXI Interconnect互聯(lián)。系統(tǒng)處理器通過AXI4-lite接口
2020-12-23 17:48:04
in the reference design consist of AXI4, AXI4-Lite, andAXI4-Stream interfaces as described in the AMBA AXI4
2012-01-26 18:57:03
Modbus TCP協(xié)議學習筆記轉載于：https://blog.csdn.net/iknow_nothing/article/details/842929141 簡介modbus由MODICON
2021-07-01 10:36:55
這是SoC Designer AXI4協(xié)議包的用戶指南。該協(xié)議包包含SoC Designer組件、探針和ARM AXI4協(xié)議的事務端口接口（包括對AMBA4 AXI的支持）。
2023-08-10 06:30:18
你好，我有一個關于XADC及其AXI4Lite接口輸入的問題。我想在Microzed 7020主板上測試XADC，在通過AXI4Lite接口將Zynq PL連接到XADC向導（參見第一個附件）之后
2018-11-01 16:07:36
memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允許最大256輪的數(shù)據(jù)突發(fā)傳輸；AXI4-Lite：（For simple
2018-01-08 15:44:39
。
●AXI4: 主要面向高性能地址映射通信的需求，允許最大256輪的數(shù)據(jù)突發(fā)傳輸。
●AXI4-Lite: 是一個輕量級的，適用于吞吐量較小的地址映射通信總線，占用較少的邏輯資源
2023-11-03 10:51:39
地傳輸信息，這一組信號就組成了接口。AXI4協(xié)議支持以下三種類型的接口：1、AXI4：高性能存儲映射接口。2、AXI4-Lite：簡化版的AXI4接口，用于較少數(shù)據(jù)量的存儲映射通信。3
2020-10-22 15:16:34
ap_none接口的IP核。在本章我們將通過呼吸燈實驗，來學習如何使用Vivado HLS工具生成一個帶有AXI4-Lite總線接口的IP核，并學習Vivado HLS工具C/RTL協(xié)同仿真平臺的使用，以及在
2020-10-10 17:01:29
使用SpinalHDL lib中所提供的Event：Event對應一個payload為NoData的Stream信號，而NoData顧名思義，其實現(xiàn)為一個空的Bundle：》Example這里我們以Axi4-Lite
2022-06-27 16:07:04
AXI4-lite 模塊和 bram_to_fc 模塊。AXI4-lite ：它執(zhí)行 AXI4-lite 接口將結果值從 PL 傳輸?shù)?PS。并將 fsm 信號傳輸?shù)?bram_to_fc 模塊
2023-02-21 15:01:58
大家好，我正在使用vivado 2014.4制作zc702板，我想使用axi lite ipif ip。首先我不能把它稱為IP，因為Vivado找不到它，所以我直接使用vhdl文件到我的項目
2020-04-09 12:23:27
應用DMA的典型應用(1) AXI DMA圖4?40 AXI DMA應用在系統(tǒng)中，AXI DMA與處理器等其他設備通過AXI Interconnect互聯(lián)。系統(tǒng)處理器通過AXI4-lite接口訪問
2022-10-14 15:23:41
result [64]）核心有兩個端口，一個64個整數(shù)/元素的輸入數(shù)組（合成為ap_memory），輸出端口合成為ap_fifo。我使用Axi4Lite / Slave向頂級模塊發(fā)出指令，以便將生成
2019-02-28 13:47:30
Arm AMBA協(xié)議集中，LPI 在AMBA4 出現(xiàn)，協(xié)議和鏈路層 與 AXI/AHB 無關 獨立的嗎？ AHB-lite 可否使用?
2022-09-08 11:35:56
嗨，我將通過測試驗證這一點，但我對AXI-Lite外設“寄存器寫入”如何出現(xiàn)在AXI-Lite總線上有疑問。AXI標準表明數(shù)據(jù)和地址可以非常相互獨立地出現(xiàn)，從靈活性的角度來看這是很好的，但是
2019-04-12 13:45:01
的FPGA開始引入的一個接口協(xié)議（AXI3）。在ZYNQ中繼續(xù)使用，版本是AXI4，ZYNQ內部設備都有AXI接口。AXI4-Lite則是AXI4的一個簡化版本，實現(xiàn)AXI4運行起來的最少接口
2019-05-06 16:55:32
不做過多的講解(小伙伴可以自行下載AMBA總線協(xié)議規(guī)范或者翻看網絡上AXI4總線協(xié)議相關文章)。在SpinalHDL中，關于Axi4總線，包含了配置和實現(xiàn)兩塊內容，其內容均在
2022-08-02 14:28:46
你好，有人可以發(fā)給我們規(guī)格嗎？時序規(guī)范謝謝，Muuu
2020-08-10 06:35:55
，portis僅顯示為S_AXI。接口引腳與AXI lite兼容。我需要知道S_AXI端口是否遵循AXI_Lite協(xié)議。請注意屏幕截圖的標記部分。
2020-05-14 09:09:35
程，有部分關鍵信息沒有給講解。比如正點原子zynq 教程 sdk篇 bram的工程，對初學者最重要的其實是AXI_Lite總線的使用，但是官方并沒有過多的講這部分的原理，我們只是按照教程復制黏貼，回過頭來在恍然發(fā)現(xiàn)錯過了非常重要的東西，我想寫的第一個就是bra...
2021-12-13 06:39:03
），以更深入地了解AXI的第一個版本。隨著新版本的AXI（例如AXI4，AXI4-Lite和AXI4-Stream），AXI在AMBA版本4中看到了一些重大變化。將來的AMBA文章將討論用于組件之間系統(tǒng)
2020-09-28 10:14:14
PowerLogic 圖形化簡明學習教程:本圖形化的教程由“威利馬電器(深圳)有限公司開發(fā)部/高級工程師王萬軍”于2004年3月26日創(chuàng)作編寫.本教程為免費教程,可以自由傳插播和轉載,主要奉獻
2010-01-04 15:20:53
0 AMBA AXI 總線學習筆記，非常詳細的AXI總線操作說明
2015-11-11 16:49:3311 ： AXI4-Stream—使用DMA時，從Zynq SoC的XDAC流式接口到內存映射，提供高性能輸出 AXI4-Lite —配置和控制XADC以及DMA控制器 AXI4 —配置
2017-02-08 08:10:39286 本小節(jié)通過使用XPS中的定制IP向導(ipwiz)，為已經存在的ARM PS 系統(tǒng)添加用戶自定IP(Custom IP )，了解AXI Lite IP基本結構，并掌握AXI Lite IP的定制方法，為后續(xù)編寫復雜AXI IP打下基礎。
2017-02-10 20:37:125406 了解System Generator如何提供AXI4-Lite抽象，從而可以將DSP設計融入嵌入式系統(tǒng)。
完全支持包括集成到IP目錄，接口連接自動化和軟件API。
2018-11-27 07:24:002981 由于ZYNQ架構和常用接口IP核經常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊講解時序比較分散。所以筆者收藏AXI協(xié)議的幾種時序，方便編程。
2019-05-12 09:10:3310860 
這將創(chuàng)建一個附帶 BD 的 Vivado 工程，此 BD 包含 AXI VIP (設置為 AXI4-Lite 主接口) 和 AXI GPIO IP。這與我們在 AXI 基礎第 3 講一文 中完成的最終設計十分相似。
2020-04-30 16:24:502068 
在本教程中，我們將來聊一聊有關如何在 Vitis HLS 中使用 AXI4-Lite 接口創(chuàng)建定制 IP 的基礎知識。
2020-09-13 10:04:195961 
AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，從下面的示例圖中就可見一斑。最直接的體現(xiàn)是AXI-4 Lite的突發(fā)長度是固定值1。
2020-09-23 11:18:063113 
AXI-4 Memory Mapped也被稱之為AXI-4 Full，它是AXI4接口協(xié)議的基礎，其他AXI4接口是該接口的變形?？傮w而言，AXI-4 Memory Mapped由五個通道構成，如下圖所示：寫地址通道、寫數(shù)據(jù)通道、寫響應通道、讀地址通道和讀數(shù)據(jù)通道。
2020-09-23 11:20:235453 
在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實現(xiàn)，不能直接和PS相連，必須通過AXI-Lite
2020-09-24 09:50:304289 
在《AXI-Lite 自定義IP》章節(jié)基礎上，添加ilavio等調試ip，完成后的BD如下圖： 圖4?53 添加測試信號 加載到SDK，并且在Vivado中連接到開發(fā)板。 Trigger Setup
2020-10-30 17:10:222040 
和接口的構架 在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實現(xiàn)，不能直接和PS相連，必須通過
2020-11-02 11:27:513880 
在介紹AXI之前，先簡單說一下總線、接口以及協(xié)議的含義。總線、接口和協(xié)議，這三個詞常常被聯(lián)系在一起，但是我們心里要明白他們的區(qū)別。
2021-02-04 06:00:1510 AMBA AXI 協(xié)議以高性能，高頻系統(tǒng)設計為目標，提供了很多適合高速亞微型系統(tǒng) 互連的特征。
2021-03-28 09:47:0423 本文介紹了AMBA 3.0 AXI的結構和特點，分析了新的AMBA 3.0 AXI協(xié)議相對于AMBA 2. 0的優(yōu)點。它將革新未來高性能SOC總線互連技術，其特點使它更加適合未來的高性能、低延遲
2021-04-12 15:47:3928 在 AXI 基礎第 6 講 - Vitis HLS 中的 AXI4-Lite 簡介中，使用 C 語言在 HLS 中創(chuàng)建包含 AXI4-Lite 接口的 IP。 在本篇博文中，我們將學習如何導出 IP
2021-04-26 17:32:263506 
學習內容 學習關于AXI總線的信號接口的具體要求（包括不同通道之間的關系，握手機制說明等）和AXI4-Lite的相關信息，在文章后半部分對AXI讀寫時序進行了簡要講解，主要針對ARM公司
2021-04-30 11:22:132621 
學習內容 學習關于AXI總線的信號接口的具體要求（包括不同通道之間的關系，握手機制說明等）和AXI4-Lite的相關信息，在文章后半部分對AXI讀寫時序進行了簡要講解，主要針對ARM公司
2021-06-01 10:57:382178 
目錄SPI主線協(xié)議——ESP32學習筆記零、前言一、什么是SPI？二、通信過程?三、極性和相位四、總結SPI主線協(xié)議——ESP32學習筆記零、前言在學習ESP32的過程中，了解到了IIC和SPI主線
2021-12-22 19:23:2617 ARM 的 AXI 是一種面向突發(fā)的協(xié)議，旨在提供高帶寬同時提供低延遲。每個 AXI 端口都包含獨立的讀寫通道。要求不高的接口使用的 AXI 協(xié)議的一個版本是 AXI4-Lite，它是一種更簡單
2022-05-10 09:52:121949 XI4-Stream跟AXI4的區(qū)別就是AXI4-Stream去除了地址線，這樣就不涉及讀寫數(shù)據(jù)的概念了，只有簡單的發(fā)送與接收說法，減少了延時。由于AXI4-Stream協(xié)議（amba4_axi4_stream_v1_0_protocol_spec.pdf）沒有時序圖，
2022-06-23 10:08:471781 AXI4 是一種高性能memory-mapped總線，AXI4-Lite是一只簡單的、低通量的memory-mapped 總線，而 AXI4-Stream 可以傳輸高速數(shù)據(jù)流。從字面意思去理解
2022-07-04 09:40:145818 您是否想創(chuàng)建自己帶有 AXI4-Lite 接口的 IP 卻感覺無從著手？本文將為您講解有關如何在 Vitis HLS 中使用 C 語言代碼創(chuàng)建 AXI4-Lite 接口的基礎知識。
2022-07-08 09:40:431232 前面簡單學習了關于GPIO的操作，本次將使用PL 端調用 AXI GPIO IP 核， 并通過 AXI4-Lite 接口實現(xiàn) PS 與 PL 中 AXI GPIO 模塊的通信。
2022-07-19 17:36:523228 對 AXI master的全面討論變得困難。我還沒有（還）想出如何簡化材料來寫一篇關于如何構建通用 AXI master器的帖子，這已經夠難了——通常來說，尋址就是那么難。
2022-07-29 11:27:17991 在 AXI 基礎第 6 講 - Vitis HLS 中的 AXI4-Lite 簡介中，使用 C 語言在 HLS 中創(chuàng)建包含 AXI4-Lite 接口的 IP。在本篇博文中，我們將學習如何導出 IP
2022-08-02 09:43:05579 
AXI (高性能擴展總線接口，Advanced eXtensible Interface)是ARM AMBA 單片機總線系列中的一個協(xié)議，是計劃用于高性能、高主頻的系統(tǒng)設計的。AXI協(xié)議是被優(yōu)化
2022-10-10 09:22:228632 AMBA AXI協(xié)議支持用于主從模塊之間通信的高性能、高頻率系統(tǒng)設計。
2023-05-04 14:35:141246 
之前文章為大家介紹了AXI的協(xié)議與架構，本篇我們接著往下講AXI的讀寫傳輸
內容概括
2023-05-04 14:41:271423 
AXI 協(xié)議有幾個關鍵特性，旨在改善數(shù)據(jù)傳輸和事務的帶寬和延遲
2023-05-06 09:49:45716 AXI4 協(xié)議定義了五個不同的通道，如 AXI 通道中所述。所有這些通道共享基于 VALID 和 READY 信號的相同握手機制
2023-05-08 11:37:50700 
AMBA AXI協(xié)議支持高性能、高頻系統(tǒng)設計。
2023-05-24 15:05:12688 
上文FPGA IP之AXI4協(xié)議1_協(xié)議構架對協(xié)議框架進行了說明，本文對AXI4接口的信號進行說明。
2023-05-24 15:05:46842 
上文FPGA IP之AXI4協(xié)議1_信號說明把AXI協(xié)議5個通道的接口信息做了說明，本文對上文說的信號進行詳細說明。
2023-05-24 15:06:41669 
Arm? AMBA? 5 AXI 協(xié)議規(guī)范支持高性能、高頻系統(tǒng)設計，用于管理器和從屬組件之間的通信。AMBA AXI5 協(xié)議擴展了前幾代規(guī)范，并增加了幾個重要的性能和可擴展性功能，這些功能使這些協(xié)議與 Arm AMBA CHI 緊密結合。 讓我們詳細看一下 AXI5 協(xié)議的一些功能。
2023-05-25 16:01:211526 從 FPGA 應用角度看看 AMBA 總線中的 AXI4 總線。
2023-06-21 15:21:441729 
在 Vivado 中自定義 AXI4-Lite 接口的 IP，實現(xiàn)一個簡單的 LED 控制功能，并將其掛載到 AXI Interconnect 總線互聯(lián)結構上，通過 ZYNQ 主機控制，后面對 Xilinx 提供的整個 AXI4-Lite 源碼進行分析。
2023-06-25 16:31:251913 
中的一個參數(shù)來選擇。 集成設計環(huán)境(IDE)。AXI數(shù)據(jù)總線的寬度可定制。該IP可通過AXI4互連驅動AXI4-Lite或AXI4內存映射從站。運行時間與該內核的交互需要使用Vivado邏輯分析器功能。
2023-10-16 10:12:42410 
LogiCORE IP AXI 通用異步接收發(fā)送器 (UART) 16550 連接到高級微控制器總線架構 (AMBA) AXI，為異步串行數(shù)據(jù)傳輸提供控制器接口。該軟 IP 核旨在通過 AXI4-Lite 接口進行連接。
2023-10-16 11:02:011762 
XilinxLogiCORE IP AXI4-Lite時基看門狗定時器(WDT)是一個32位外設，提供32位自由運行時基和看門狗定時器。
2023-10-16 11:10:48535 
以AXI4為例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有關IP核中，經常見到AXI總線接口，AXI總線又分為三種： ?AXI-Lite，AXI-Full以及
2023-10-31 15:37:08386 
在介紹AXI之前，先簡單說一下總線、 接口 以及協(xié)議的含義 總線、接口和協(xié)議，這三個詞常常被聯(lián)系在一起，但是我們心里要明白他們的區(qū)別。 總線是一組傳輸通道，是各種邏輯器件構成的傳輸數(shù)據(jù)的通道，一般
2023-12-16 15:55:01248 本文主要集中在AMBA協(xié)議中的AXI4協(xié)議。之所以選擇AXI4作為講解，是因為這個協(xié)議在SoC、IC設計中應用比較廣泛。
2024-01-17 12:21:22224 
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工商網監(jiān)
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