詳解PCIe 5.0的關(guān)鍵技術(shù)的進(jìn)展脈絡(luò)和測(cè)試方法思路

PCIe 5.0基礎(chǔ)規(guī)范v1.0在2019年年中發(fā)布以后，Synopsys發(fā)布了世界上第一款支持PCIe 5.0 基礎(chǔ)規(guī)范v1.0的IP，并展示了在其實(shí)驗(yàn)室驗(yàn)證Tx/Rx性能的環(huán)境【1】，Intel也在2019年P(guān)CI-SIG開發(fā)者大會(huì)上發(fā)表的文章展示了基于10nm工藝的PCIe 5.0 32GT/s SerDes分析與驗(yàn)證的場(chǎng)景【2】，在10月份，Synopsys與Intel聯(lián)合展示了Synopsys的DesignWare PCIe 5.0 IP與Intel下一代XEON處理器的進(jìn)行完整的系統(tǒng)互操作實(shí)驗(yàn)【3】。

今年雖然遭遇了疫情，但PCI-SIG依然有條不紊的制定PCIe 5.0 CEM 規(guī)范和測(cè)試規(guī)范，PCI-SIG下屬工作組包括CEM工作組 和SEG工作組展開了非常多的線上技術(shù)討論，并組織了虛擬的workshop和開發(fā)者大會(huì)。陸續(xù)更新了PCIe 5.0 CEM 0.7/0.9版本規(guī)范【4】，在今年10月，更新了PCIe 5.0 PHY Test Spec 0. 5版本【5】。這些版本的發(fā)布，意味著PCIe 5.0系統(tǒng)規(guī)范和測(cè)試規(guī)范已經(jīng)進(jìn)入到最后完善及步入驗(yàn)證實(shí)施的階段。

圖1 PCIE5.0規(guī)范進(jìn)程

另外，按照去年P(guān)CI-SIG發(fā)布的路線圖，基于兩年一次規(guī)范版本升級(jí)、速率翻番的計(jì)劃，2021年協(xié)會(huì)將發(fā)布基于PAM-4技術(shù)的PCIe 6.0規(guī)范，目前協(xié)會(huì)也在開展PCIe 6.0 基礎(chǔ)規(guī)范的開發(fā)，最近協(xié)會(huì)發(fā)布了PCIe 6.0基礎(chǔ)規(guī)范發(fā)布了0.7版本【6】，供協(xié)會(huì)會(huì)員審核與討論。

圖2 PCIE6.0規(guī)范箭在弦上

為了推動(dòng)PCIe 5.0測(cè)試規(guī)范的完善、芯片與系統(tǒng)廠商的早期驗(yàn)證及驗(yàn)證測(cè)試儀器廠商的測(cè)試方案，PCI-SIG計(jì)劃在2021年2月底舉行PCIe 5.0 (32GT/s only) 初步的FYI 測(cè)試活動(dòng)，測(cè)試內(nèi)容包括LEQ, TX/PLL, Link Transaction and Configuration測(cè)試，也會(huì)對(duì)PCIe 5.0 CEM測(cè)試夾具進(jìn)行驗(yàn)證?，F(xiàn)在協(xié)會(huì)已經(jīng)發(fā)出邀請(qǐng)接受相關(guān)報(bào)名。

本文主要的目的是梳理目前PCIe 5.0的關(guān)鍵技術(shù)的進(jìn)展脈絡(luò)和測(cè)試方法思路。因?yàn)闇y(cè)試規(guī)范還沒有定稿，有些內(nèi)容在協(xié)會(huì)還處于討論階段，未來還會(huì)繼續(xù)優(yōu)化和改進(jìn)，請(qǐng)大家關(guān)注PCI-SIG后續(xù)的會(huì)議及其發(fā)布的文件規(guī)范。作為PCI-SIG董事會(huì)成員中唯一測(cè)試測(cè)量方案供應(yīng)商，我們也歡迎行業(yè)內(nèi)各位專家與Keysight進(jìn)一步深入交流與合作。

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PCIe?5.0 CEM 規(guī)范和測(cè)試規(guī)范的更新

鏈路損耗總體規(guī)劃和分配

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包括CPU和AIC 芯片封裝在內(nèi)的端到端總鏈路損耗- 36dB @ 16GHz，對(duì)于由兩個(gè)連接器如通過Riser卡轉(zhuǎn)接的方式需要考慮總體損耗裕量，通常要在鏈路中加入Re-timer芯片。在最近的規(guī)范中明確了插卡AIC總的損耗，不論是發(fā)射路徑或者接收路徑，包括從金手指邊緣經(jīng)過PCB，過孔，隔值電容，芯片封裝等，總損耗不能超過-9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座，損耗不能超過-1.5 dB@16GHz。另外CPU封裝典型損耗-8.5dB，AIC芯片封裝損耗-4.2dB。理解PCIe 5.0的鏈路損耗，對(duì)于Tx/Rx測(cè)試所需要搭建的拓?fù)浣Y(jié)構(gòu)就會(huì)有更清楚的認(rèn)識(shí)。

圖3 PCIE5.0 CEM規(guī)范定義的鏈路裕量分配

Tx測(cè)試的指標(biāo)要求與測(cè)試方法

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1.?PCIe 5.0的CEM中定義了系統(tǒng)主板和AIC卡的Tx眼圖指標(biāo)如下：

圖4 PCIE5.0 CEM規(guī)范TX端眼圖指標(biāo)

Tx測(cè)試是基于上述的系統(tǒng)鏈路分配的組網(wǎng)環(huán)境下完成的，包括測(cè)試通道以及對(duì)端芯片封裝模型，具體測(cè)試組網(wǎng)將在下面的第3點(diǎn)詳細(xì)說明。另外，在做眼圖的信號(hào)參數(shù)計(jì)算時(shí)，需要經(jīng)過PCIe 5.0基礎(chǔ)規(guī)范里定義CDR和接收均衡器 (CTLE+DFE) 模型，如下圖所示。

圖5 PCIE5.0 CDR和均衡模型

目前官方已經(jīng)發(fā)布了初步的PCIe 5.0軟件工具Sigtest Phoenix 5.0.10 Beta版本，支持基礎(chǔ)規(guī)范和CEM規(guī)范的大部分校準(zhǔn)和測(cè)試場(chǎng)景，相信后續(xù)還會(huì)逐步完善。

2.?對(duì)系統(tǒng)主板的測(cè)試，PCIe 5.0 32 GT/s不再使用Dual Port 測(cè)試方法，也就是說，測(cè)試Tx時(shí)只需要將測(cè)試Data Lane的差分信號(hào)接到示波器，不需要同時(shí)捕獲差分時(shí)鐘信號(hào)。但有一點(diǎn)需要明確的是，在16 GT/s及以下速率依舊采用Dual Port測(cè)試方式，對(duì)于16 GT/s的測(cè)試采用同軸電纜連接的方式，仍然需要4通道同時(shí)打開時(shí)示波器維持25GHz帶寬。下圖展示了PCIe 5.0 32GT/s系統(tǒng)主板和AIC的測(cè)試組網(wǎng)方法。

圖6 ?PCIE5.0 CEM TX測(cè)試示意圖

3.自PCIe 4.0開始，CEM夾具里引入了可變ISI板夾具，這個(gè)夾具上設(shè)計(jì)了以接近0.5 dB損耗步進(jìn)的若干差分走線對(duì)，在Tx/Rx測(cè)試之前，需要使用網(wǎng)絡(luò)分析儀VNA標(biāo)定和選取合適的走線對(duì)，構(gòu)建規(guī)范要求的總鏈路損耗目標(biāo)。如上圖所示Tx測(cè)試時(shí)級(jí)聯(lián)經(jīng)過標(biāo)定的ISI走線對(duì)，以及示波器嵌入對(duì)端芯片封裝損耗。

有一點(diǎn)變化的是，對(duì)于PCIe 5.0 Tx測(cè)試，協(xié)會(huì)會(huì)也在考慮使用S參數(shù)嵌入的方式，取代可變ISI板，將上述的Tx測(cè)試組網(wǎng)簡(jiǎn)化為下面的測(cè)試組網(wǎng)圖，在示波器內(nèi)嵌入除了夾具和測(cè)試電纜外的鏈路損耗S參數(shù)：

圖7 采用軟件嵌入S參數(shù)方法簡(jiǎn)化的CEM TX測(cè)試組網(wǎng)圖

在PCIe 5.0 PHY Test Spec v0.5中，對(duì)Tx測(cè)試已經(jīng)按這種嵌入S參數(shù)的方式要求，但這種方式與硬件ISI夾具連接的方式對(duì)測(cè)量結(jié)果的一致性如何？PCI-SIG協(xié)會(huì)計(jì)劃在我前面提到的明年P(guān)CIe 5.0初步workshop中進(jìn)行驗(yàn)證和比對(duì)。需要注意，用S參數(shù)取代走線的方法這只適用于Tx測(cè)試，Rx測(cè)試仍然需要使用實(shí)際的可變ISI夾具板。

4.?在PCIe 4.0之前規(guī)范采用Dual Port的測(cè)試方法，基于系統(tǒng)主板的Common Clock架構(gòu)，對(duì)系統(tǒng)發(fā)射端包括參考時(shí)鐘在內(nèi)的特性進(jìn)行評(píng)估，但PCIe 5.0取消了Dual Port的測(cè)試方法，只測(cè)試Tx信號(hào)鏈路特性，這對(duì)于提供參考時(shí)鐘架構(gòu)下的主板和AIC互操作可能存在一定風(fēng)險(xiǎn)，所以從PCIe 5.0開始，對(duì)系統(tǒng)主板的參考時(shí)鐘有專門的測(cè)試要求，我們會(huì)在參考時(shí)鐘章節(jié)進(jìn)行進(jìn)一步闡述。

PCIe 5.0 CEM 測(cè)試夾具更新

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下圖是PCIe 5.0 CEM測(cè)試夾具的實(shí)物圖，CEM夾具和Base Spec夾具一樣適用了MMPX同軸接頭，采用低損耗板材，目前CEM夾具處于小批量狀態(tài)，在明年初的workshop上，將會(huì)和儀器廠商進(jìn)行相關(guān)性的驗(yàn)證。

圖8 PCIE5.0 夾具

夾具套件中包含了CBB，CLB和可變ISI板，及若干MMPX短線。需要使用頻率范圍至少20GHz的VNA，測(cè)量在PCIe 5.0 32GT/s的奈奎斯特頻率點(diǎn)16GHz下，電纜、夾具PCB、接頭、CEM插槽等損耗，選取Tx和Rx測(cè)試目標(biāo)損耗所需要的ISI走線對(duì)，總體測(cè)量和標(biāo)定方法與PCIe 4.0類似，如下所示，用Keysight PNA-X系列VNA測(cè)量完整通道組網(wǎng)損耗的測(cè)試實(shí)物圖，及標(biāo)定夾具流程圖。

圖9 PCIE4.0/5.0完整測(cè)試組網(wǎng)鏈路損耗驗(yàn)證示意和流程圖

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PCIe 5.0 CEM Tx測(cè)試的幾個(gè)問題

CEM Tx測(cè)試帶寬和采樣率的要求

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在PCIe 5.0 PHY Test Spec中，對(duì)于AIC或者系統(tǒng)主板Tx 信號(hào)質(zhì)量一致性測(cè)試，要求示波器的帶寬設(shè)置為33GHz，采樣率至少達(dá)到128 GSa/s，如果示波器硬件采樣率達(dá)不到這個(gè)要求，允許使用Sin(x)/x內(nèi)插，但至多允許加入一個(gè)內(nèi)插點(diǎn)，也就是最多是原始采樣率的兩倍，保證每個(gè)UI至少有4個(gè)采樣點(diǎn)。

關(guān)于CEM Tx測(cè)試帶寬問題的理解，由于在系統(tǒng)級(jí)的測(cè)試，考慮到CEM端到端的鏈路損耗達(dá)到-36 dB@16GHz，原始信號(hào)(下圖綠色頻域譜線)經(jīng)過傳輸測(cè)試通道的低通特性后，信號(hào)中的高頻成分被相當(dāng)程度的抑制(-36dB @ 16GHz)，由于示波器本身的動(dòng)態(tài)范圍的限制，高頻成分會(huì)淹沒在儀器本身的噪聲中，對(duì)信號(hào)均衡和重建來說，低信噪比的高頻成分并不會(huì)提升信號(hào)本身的計(jì)算精度，協(xié)會(huì)要求的33GHz帶寬是一個(gè)合理的選擇。但從另外一個(gè)角度來看，提升示波器的ADC分辨率并降低儀器本底噪聲是提升測(cè)量精度的不二選擇。

圖10??PCIE5.0 CEM?TX測(cè)試帶寬

還需要注意兩點(diǎn)：

1.?上述要求針對(duì)的是Tx的信號(hào)質(zhì)量測(cè)試的示波器帶寬選擇，對(duì)于Tx Link EQ與上述的要求一致，同樣是33GHz帶寬，128GSa/s采樣率。但有一點(diǎn)需要注意，Tx Link EQ的測(cè)試組網(wǎng)中，BERT誤碼儀輸出的差分信號(hào)，以及DUT環(huán)回的差分信號(hào)，分別通過同軸分路連接的方式連接到示波器的4路通道，進(jìn)行激勵(lì)響應(yīng)測(cè)試，也就是說示波器在4通道同時(shí)工作時(shí)要滿足33GHz帶寬要求。

2.?PCIe 5.0測(cè)試在做Rx校準(zhǔn)時(shí)，示波器帶寬至少需要50GHz。

圖11 PCIE5.0 TX LinkEQ測(cè)試組網(wǎng)示意圖

另外補(bǔ)充一點(diǎn)：PHY Test Spec定義的是對(duì)系統(tǒng)級(jí)別的測(cè)試要求，對(duì)于PCIe 5.0的芯片測(cè)試，要遵循PCIe 5.0 Base Spec，要求的示波器帶寬50 GHz。

測(cè)量精度的影響因素

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前面講到，由于信號(hào)經(jīng)過鏈路衰減，以及示波器本身的動(dòng)態(tài)范圍的影響，在Tx測(cè)試時(shí)規(guī)范要求了折衷的33GHz。在這種測(cè)量鏈路環(huán)境下，測(cè)試儀器本身和測(cè)試方法對(duì)測(cè)量結(jié)果的影響是不可忽略的，下面我們來分析一下，哪些因素會(huì)影響到信號(hào)的測(cè)量精度。示波器內(nèi)的信號(hào)采集鏈如下圖所示：

圖12 示波器前端信號(hào)采集鏈路

信號(hào)進(jìn)入示波器后，經(jīng)過模擬前端包括衰減器、放大器、采樣器，再進(jìn)入到ADC，示波器中所使用的半導(dǎo)體工藝、封裝設(shè)計(jì)、互連設(shè)計(jì)，ADC的垂直有效位數(shù)等的差異，會(huì)導(dǎo)致信噪比會(huì)存在差距。所以，降低儀器底噪、提升ADC的位數(shù)會(huì)為提升測(cè)量精度帶來非常大的幫助，在足夠采樣率的條件下，這些性能超過了采用更高采樣率對(duì)測(cè)量結(jié)果的影響。

另外從測(cè)量方法上來說，垂直刻度的設(shè)定會(huì)影響到測(cè)量的信噪比，測(cè)量時(shí)有一點(diǎn)比較重要的是，要優(yōu)化垂直刻度，讓信號(hào)盡量充滿垂直滿量程，這樣會(huì)達(dá)到最佳的測(cè)量信噪比。在Keysight提交給協(xié)會(huì)的測(cè)試數(shù)據(jù)也驗(yàn)證了這樣的觀點(diǎn)，從下表中可以看到，在相同的測(cè)試條件下：使用M8040A誤碼儀，加入一定的壓力，經(jīng)過PCIe 5.0 Base夾具構(gòu)建的36dB的損耗，設(shè)置相同的Preset P9，使用相同的接收CTLE DC Gain 10dB，示波器都優(yōu)化調(diào)整了垂直刻度。

基于InP HB2C工藝MMIC前端、多芯片三維封裝互連和10bit ADC UXR系列示波器在PCIe 5.0的基于1e-12條件下的眼高、眼寬、TJ等結(jié)果有明顯更高的裕量。

表1 不同采樣率測(cè)試結(jié)果對(duì)比

以33GHz帶寬的UXR示波器為例，在相同垂直滿量程的條件下，UXR的底噪指標(biāo)是同行33GHz帶寬示波器的一半水平。

圖13 ?不同型號(hào)示波器底噪對(duì)比

PCIe 5.0 參考時(shí)鐘抖動(dòng)測(cè)試

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如前文所述，PCIe 5.0取消了系統(tǒng)主板Dual Port測(cè)試模式，但專門定義了參考時(shí)鐘的測(cè)試內(nèi)容。

PCIe 4.0及之前的規(guī)范，參考時(shí)鐘的抖動(dòng)要求只在基礎(chǔ)規(guī)范里有所體現(xiàn)，我們先來回顧一下在基礎(chǔ)規(guī)范中對(duì)參考時(shí)鐘抖動(dòng)的要求，基于共同時(shí)鐘架構(gòu)中Tx/Rx PLL及CDR的傳遞函數(shù)組合下，32 GT/s的參考時(shí)鐘抖動(dòng)小于或等于150 fs RMS，考慮到系統(tǒng)互連引入的噪聲，這個(gè)指標(biāo)放寬到250 fs RMS，但測(cè)試組網(wǎng)不同以往，32GT/s的參考時(shí)鐘需要通過50ohm端接的方式直接測(cè)量，也取消了之前定義的參考通道，這樣做主要是為了提升信噪比提高測(cè)量精度。

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圖14 Base Spec PCIe 5.0 REF CLK測(cè)試說明

在系統(tǒng)級(jí)的PCIe 5.0 PHY Test Spec v0.5版本已經(jīng)列入了參考時(shí)鐘抖動(dòng)的測(cè)試內(nèi)容，將CLB邊緣SMP接口的時(shí)鐘信號(hào)直接通過同軸電纜接入示波器，示波器帶寬至少5GHz，這部分內(nèi)容大家可以關(guān)注后續(xù)更新，目前抖動(dòng)參數(shù)的范圍和抖動(dòng)測(cè)試工具還處于TBD的狀態(tài)。

越來越高的參考時(shí)鐘抖動(dòng)要求對(duì)測(cè)量工具的觸發(fā)抖動(dòng)和本底抖動(dòng)即通道間的固有抖動(dòng)（差分測(cè)量需考慮通道間固有抖動(dòng)）等指標(biāo)都提出了越來越高的要求和挑戰(zhàn)。

10月底，Intel提交了參考時(shí)鐘初步建議，其中Rj的數(shù)值建議為200 fs，從測(cè)試的角度來看，由于規(guī)范要求的指標(biāo)范圍非?？量?，雖然測(cè)試算法中會(huì)加入多組傳遞函數(shù)濾波器，但儀器自身的固有抖動(dòng)如果太大，可能還是會(huì)對(duì)測(cè)量結(jié)果的裕度造成影響。在最近一次的PCI-SIG SEG工作組的會(huì)議中討論了相關(guān)的內(nèi)容，后續(xù)會(huì)有進(jìn)一步更新，包括Clock Jitter Tool，大家可以關(guān)注規(guī)范后續(xù)的進(jìn)展。

圖15 REF CLK測(cè)試示意圖

另外， Intel已經(jīng)向其OEM/ODM發(fā)布了Intel Clock Jitter Analysis Tool可以進(jìn)行PCIe 5.0參考時(shí)鐘抖動(dòng)測(cè)試，其中有一些很有特色的功能比如示波器底噪去嵌，Midbus探測(cè)，自動(dòng)帶寬限制等功能。Keysight示波器內(nèi)的D9050PCIC一致性測(cè)試工具也包含了PCIe參考時(shí)鐘抖動(dòng)分析工具，Keysight示波器內(nèi)的相噪分析選件D9020JITA使用了相噪分析儀E5052B的經(jīng)典互相關(guān)算法，基于UXR系列示波器可以進(jìn)行精確的參考時(shí)鐘相噪測(cè)量。

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PCIe 5.0 Rx測(cè)試

首先我們先來看一下5.0的校準(zhǔn)：校準(zhǔn)分為兩個(gè)測(cè)試點(diǎn)，如下圖所示，分別是在TP3點(diǎn)也就是BERT輸出經(jīng)過電纜連接到示波器，分別校準(zhǔn)信號(hào)幅度800mV/720mV，TxEQ，Rj，Sj，第二個(gè)部分是從TP3繼續(xù)延伸經(jīng)過可變ISI板及CBB和CLB后的TP2點(diǎn)，示波器內(nèi)嵌入芯片封裝S參數(shù)，以及經(jīng)過參考CDR和均衡器后TP2P的壓力眼圖校準(zhǔn)，TP2P校準(zhǔn)的目標(biāo)值分別為EH 15+/-1.5mV, EW 9.375+/-0.5ps。

圖16 PCIE5.0 RX測(cè)試校準(zhǔn)點(diǎn)示意圖

需要注意的是32 GT/s的Rx校準(zhǔn)要求示波器帶寬設(shè)置為50 GHz，采樣率大于或等于128 GSa/s，并且由于TP3點(diǎn)的校準(zhǔn)電壓為差分800mV，50 GHz帶寬示波器通道的輸入電壓要滿足這個(gè)幅度測(cè)量量程，如果加入外部衰減器，因?yàn)門P2P點(diǎn)校準(zhǔn)要經(jīng)過最大loss達(dá)到37dB的損耗，在加入外部衰減器的情況下，信噪比再度惡化會(huì)造成校準(zhǔn)精度的惡化。

完整的通道選取校準(zhǔn)要從最大的包括封裝損耗的-37dB開始(PCIe4.0 PHY Test Spec v1.01標(biāo)準(zhǔn)也要求從最大-30dB開始)，搜尋Preset和CTLE組合，找到最大的EH*EW 眼面積，然后掃描Sj和DMI，以及可以調(diào)整Vswing，計(jì)算EH和EW是否落在EH 15+/-1.5mV, EW 9.375+/-0.5ps范圍，如果不滿足，就步進(jìn)減小ISI pair，重復(fù)上述過程，注意每一步都要掃描Preset和CTLE組合，直到找到這個(gè)ISI pair，最小可用的ISI 損耗是-34dB。下圖是系統(tǒng)主板和AIC的完整通道校準(zhǔn)組網(wǎng)。如果不能完全遵守規(guī)范的要求，可能導(dǎo)致加壓SJ/DMSI等達(dá)不到規(guī)范的要求，就無法真實(shí)反映DUT的Rx性能。

圖17 ?PCIE5.0 RX測(cè)試校準(zhǔn)組網(wǎng)圖

下圖是系統(tǒng)主板Rx LEQ測(cè)試組網(wǎng)圖

圖18 SYS Board RX LEQ測(cè)試組網(wǎng)圖

Rx LEQ測(cè)試是評(píng)價(jià)被測(cè)件Rx對(duì)壓力信號(hào)的容忍性能，反映的是Rx端對(duì)抖動(dòng)跟蹤能力和對(duì)惡化信號(hào)的均衡能力，以誤碼率來評(píng)價(jià)。

測(cè)試要盡量避免在環(huán)回路徑引入誤碼，由于服務(wù)器主板32 GT/s環(huán)回信號(hào)損耗較大，在環(huán)回測(cè)試時(shí)，信號(hào)經(jīng)過CLB直接接入BERT ED，不加額外ISI板，可以訓(xùn)練DUT目標(biāo)TxEQ值，使環(huán)回信號(hào)Tx質(zhì)量調(diào)優(yōu)，SEG工作組也有討論允許在信號(hào)環(huán)回接到BERT的路徑上加入外部repeater，PCIe 5.0 Rx測(cè)試的BERT M8040A的ED自帶內(nèi)部均衡器，也可以級(jí)聯(lián)外部均衡器M8047A，避免由于環(huán)回信號(hào)衰減引入的額外誤碼。下面的實(shí)驗(yàn)場(chǎng)景模擬了在環(huán)回路徑損耗包括電纜損耗超過30dB的環(huán)回通道下，M8040A誤碼儀接收測(cè)試做到0誤碼。

圖19 ?M8040A RX LEQ環(huán)回驗(yàn)證實(shí)測(cè)圖

小結(jié)

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最后做一個(gè)總結(jié)，下圖是Keysight 針對(duì)PCIe 5.0/6.0的完整測(cè)試方案，Keysight可以完整提供從建模、仿真、互連參數(shù)表征、Tx、PLL和Rx測(cè)試解決方案。

明年即將發(fā)布的PCIe 6.0標(biāo)準(zhǔn)將采用PAM-4技術(shù)，現(xiàn)有的方案硬件已經(jīng)就緒，PAM-4信號(hào)天然的信噪比要比NRZ信號(hào)惡化9.6dB，它對(duì)噪聲更加敏感，對(duì)測(cè)量?jī)x器來說，如前所述基于10bit ADC的和擁有業(yè)內(nèi)最低底噪水平的UXR示波器能更好的應(yīng)對(duì)這種挑戰(zhàn)；M8040A誤碼儀的碼型發(fā)生器PG和誤碼檢測(cè)器ED硬件支持NRZ和PAM-4，支持PCIe 5.0的鏈路協(xié)商，無需更換硬件或多種硬件模塊冗余。

圖20 ?Keysight PCIE5.0/6.0全面的仿真和物理層測(cè)試方案

小貼士

01

PCIE5.0發(fā)送端測(cè)試到底需要多少帶寬？

02

PCIE5.0鏈路測(cè)試推薦用什么型號(hào)的網(wǎng)絡(luò)分析儀？

針對(duì)鏈路測(cè)試，規(guī)范定義總損耗要求在36dB@16GHz。

因此針對(duì)系統(tǒng)級(jí)研發(fā)和測(cè)試要求，充分考慮性價(jià)比的情況下，一般E5080B即可滿足要求，產(chǎn)品信息和指標(biāo)可以參考：

https://www.keysight.com/zh-CN/pdx-2990281-pn-E5080B/ena-vector-network-analyzer?nid=-32496.1267192&cc=CN&lc=chi

相關(guān)具體配置可以聯(lián)系是德科技相關(guān)窗口。

針對(duì)芯片級(jí)研發(fā)，考慮到更高性能要求，PNA系列是更佳選擇。

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PCIE5.0 RX測(cè)試推薦什么型號(hào)的誤碼儀？

考慮到PCIE5.0及6.0以及向下兼容PCIE3.0/4.0?RX測(cè)試，當(dāng)前推薦M8040A誤碼儀系統(tǒng)。M8040A誤碼儀系統(tǒng)當(dāng)前不僅在業(yè)界的上游IP和頂層芯片玩家的PCIE5.0/6.0早期研發(fā)項(xiàng)目上得到廣泛應(yīng)用，在廣大系統(tǒng)級(jí)客戶也已經(jīng)在PCIE4.0/3.0系統(tǒng)上得到廣泛應(yīng)用。M8040A誤碼儀系統(tǒng)甚至還能向下兼容支持PCIE2.0/1.1測(cè)試，并支持U.2/M.2接口測(cè)試。

參考文獻(xiàn)：

【1】https://www.synopsys.com/designware-ip/videos/pci-express.html?playlistVideoId=5997531321001

【2】https://members.pcisig.com/wg/PCI-SIG/document/13106

【3】https://www.design-reuse.com/news/48818/synopsys-pci-express-5-0-ip-interoperability-intel-s-xeon-scalable-processor.html

【4】https://members.pcisig.com/wg/PCI-SIG-WG_Members/document/14570

【5】https://members.pcisig.com/wg/PCI-SIG-WG_Members/document/14966

【6】https://members.pcisig.com/wg/PCI-SIG/document/folder/506

編輯：黃飛

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