fpga開發(fā)板使用教程之在K7上用Ibert實(shí)現(xiàn)基本的GTX測試

　　GTX、GTH等具體是什么就不多介紹了，網(wǎng)上有很多。寫這個的目的，就是當(dāng)收到FPGA板卡后，要判斷本板的高速串行總線是否能夠應(yīng)用，那就需要做基本的功能測試。我們可以用xilinx提供的ibert進(jìn)行測試，而且基本上可以達(dá)到不用敲代碼就可以完成測試的目的。

　　下面按步驟，一步一步實(shí)現(xiàn)。重點(diǎn)的地方我會標(biāo)注出來。

　?。?）新建工程，只需選擇好與板卡對應(yīng)的FPGA型號即可，無須添加任何文件。

　?。?）添加ibert IP。

　?。?）配置IP：

　　這里我們先只配置一個quad，也就是測試一個quad，速度是1G的速度，也就是千兆網(wǎng)的速度。這里是8b/10b編碼。因此實(shí)際1000Mbps x 10/8=1.25Gbps。參考時鐘這里，你要看你的硬件上是接的多少M(fèi)的時鐘。也就是MGT的refclk引腳上，并注意是哪個quad。

　　在我的電路中，我的125MHz的差分時鐘是接到了MGTREFCLK1P_115和MGTREFCLK1N_115上。

　　這里需要注意的是：參考時鐘頻率和GTX的傳輸速率的關(guān)系。雖然在內(nèi)部是通過PLL倍頻上去的，但是，基本時鐘頻率是要匹配才行。比如125MHz，10倍頻就可以達(dá)到1.25GHz。如果55MHz參考時鐘，倍到1.25GHz，就不行了。

　　假若是10GHz的速度，因?yàn)?0GHz就是64b/66b的編碼，實(shí)際速度是：10000 x 66/64=10.3125G bps。這時用156.25MHz的時鐘就比較合適（156.25MHzx66=10.3125GHz）。如果其他頻率的，存在小數(shù)倍頻，那就不行了，pll很難鎖定。

　　因?yàn)槲疫@里選的速度是1.25GHz，那后面的Quad PLL就不能選擇，否則提示錯誤。1.25GHz頻率低于Quad PLL的范圍。因此，這里不選中Quad PLL，默認(rèn)采用CPLL。

　?。?）這部分就是要選擇你要測哪個quad以及對應(yīng)的時鐘。

　　我這里測115哪個quand，參考時鐘前面已經(jīng)說了是在MGTREFCLK1P_115和MGTREFCLK1N_115上，所以做如下選擇：

　　（5）在clock setting里，是設(shè)置ibert內(nèi)部邏輯使用的時鐘，這里可以用從其他bank引入的時鐘，也可以直接用前面的quad時鐘?，F(xiàn)在為了簡單，直接使用前面的115上的時鐘。

　　至此，點(diǎn)擊“OK”產(chǎn)生ibert IP。

　　（6）在剛才生成的ibert IP上右鍵，選擇：Open IP Example Design。又會重新打開一個Vivado，然后生成一個新的工程。在這個工程里，你可以不做任何更改。當(dāng)然，你可以在頂層文件中加入一些其他邏輯，比如控制你的晶振、指示燈等

　?。?）在（6）的工程里里直接生成bit文件，先后下載到FPGA板卡上。

　?。?）下載完后，會點(diǎn)擊create links。

　　添加通道：

　　選擇回環(huán)：

　?。?）連接建立如下，誤碼率比較高，復(fù)位一下就可以了：

　　（10）這里可以選擇回環(huán)模式。如果只是在本板測試的話，就只能是near端回環(huán)了。

　?。?1）在這里顯示not locked，是因?yàn)槲覀兦懊鏇]有用quad pll，而用了cpll，不影響傳輸。

　?。?2）還可以看眼圖，在對應(yīng)通道上右擊，選擇create scan：

　　直接OK，就會出現(xiàn)眼圖，藍(lán)色部分越大，越好。如果選擇遠(yuǎn)端回環(huán)，速度越高，眼自然會開的要?。?/p>

　　（13）至此，基本的測試完畢。

　　總結(jié)：整個測試是很簡單的，沒有過多的可設(shè)置項(xiàng)。關(guān)鍵的就是要把時鐘頻率、時鐘位置對應(yīng)好。

　?。ㄔ趗g476的P345開始，有MGT bank與placement的對應(yīng)關(guān)系圖，這個可以用來對照自己的原理圖以及ip設(shè)置是否正確。）

　　不正確的地方，歡迎大家討論指正。我也是才開始用這個東西。